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內容簡介

　　《普通高等教育電路設計係列規劃教材：EDA技術與Verilog HDL設計》根據電子類課程課堂教學和實驗的要求，以提高學生的動手實踐能力和工程設計能力為目的，對EDA技術和FPGA設計的相關知識進行係統和完整的介紹。《普通高等教育電路設計係列規劃教材：EDA技術與Verilog HDL設計》內容新穎，技術先進，由淺入深，既有關於EDA技術、FPGA器件和Verilog硬件描述語言的係統介紹，又有豐富的設計實例。

作者簡介

　　徐誌軍，中國高等教育學會儀器科學及測控技術專業委員會副主任委員、華東地區高校電子綫路教學研究會理事、中國電子學會高級會員，普通高等教育“十一五”國傢級規劃教材《EDA技術與VHDL設計》暢銷書作者，該書是本書的姊妹篇。

內頁插圖

目錄

第1章 EDA技術概述
1.1 EDA技術及其發展曆程
1.2 EDA技術的特徵和優勢
1.2.1 EDA技術的特徵
1.2.2 EDA技術的優勢
1.3 EDA設計的目標和流程
1.3.1 EDA設計的目標
1.3.2 EDA設計的流程
1.3.3 數字集成電路的設計
1.3.4 模擬集成電路的設計
1.4 EDA技術與ASIC設計
1.4.1 ASIC的特點與分類
1.4.2 ASIC的設計方法
1.4.3 SoC設計
1.5 硬件描述語言
1.5.1 VHDL
1.5.2 Verilog HDL
1.5.3 ABEL-HDL
1.5.4 Verilog HDL和VHDL的比較
1.6 EDA設計工具
1.6.1 EDA設計工具分類
1.6.2 EDA公司及其工具介紹
1.7 EDA技術的發展趨勢
習題

第2章 可編程邏輯器件基礎
2.1 概述
2.1.1 可編程邏輯器件的發展曆程
2.1.2 可編程邏輯器件的分類
2.1.3 可編程邏輯器件的優勢
2.1.4 可編程邏輯器件的發展趨勢
2.2 PLD器件的基本結構
2.2.1 基本結構
2.2.2 電路符號
2.2.3 PROM
2.2.4 PLA
2.2.5 PAL
2.2.6 GAL
2.3 CPLD/FPGA器件概述
2.3.1 Lattice的CPLD/FPGA
2.3.2 Xilinx的CPLD/FPGA
2.3.3 Altera的CPLD/FPGA
2.3.4 CPLD和FPGA的異同
2.4 可編程邏輯器件的基本資源
2.4.1 功能單元
2.4.2 I/O引腳
2.4.3 布綫資源
2.4.4 片內RAM
2.5 可編程邏輯器件的編程元件
2.5.1 熔絲型開關
2.5.2 反熔絲型開關
2.5.3 浮柵編程元件
2.5.4 基於SRAM的編程元件
2.6 可編程邏輯器件的設計與開發
2.6.1 CPLD/FPGA設計流程
2.6.2 CPLD/FPGA開發工具
2.6.3 CPLD/FPGA的應用選擇
2.7 可編程邏輯器件的測試技術
2.7.1 邊界掃描測試原理
2.7.2 IEEE1149.1 標準
2.7.3 邊界掃描策略及相關工具
習題

第3章 典型FPGA/CPLD的結構與配置
3.1 Stratix高端FPGA係列
3.1.1 Stratix器件
3.1.2 StratixⅡ器件
3.2 Cyclone低成本FPGA係列
3.2.1 Cyclone器件
3.2.2 CycloneⅡ器件
3.3 典型CPLD器件
3.3.1 MAXⅡ器件
3.3.2 MAX7000器件
3.4 FPGA/CPLD的配置
3.4.1 CPLD器件的配置
3.4.2 FPGA器件的配置
習題

第4章 QuartusⅡ集成開發工具
4.1 QuartusⅡ原理圖設計
4.1.1 半加器原理圖設計輸入
4.1.2 編譯與仿真
4.1.3 1位全加器編譯與仿真
4.2 QuartusⅡ的優化設置
4.2.1 分析與綜閤設置
4.2.2 優化布局布綫
4.2.3 設計可靠性檢查
4.3 QuartusⅡ的時序分析
4.3.1 時序設置與分析
4.3.2 時序逼近
4.4 基於宏功能模塊的設計
4.4.1 Megafunctions庫
4.4.2 Maxplus2庫
4.4.3 Primitives庫
習題
實驗與設計

第5章 VerilogHDL語法與要素
5.1 VerilogHDL簡介
5.2 VerilogHDL模塊的結構
5.3 VerilogHDL語言要素
5.4 常量
5.4.1 整數
5.4.2 實數
5.4.3 字符串
5.5 數據類型
5.5.1 net型
5.5.2 variable型
5.6 參數
5.7 嚮量
5.8 運算符
習題
實驗與設計

第6章 VerilogHDL行為語句
6.1 過程語句
6.1.1 always過程語句
6.1.2 initial過程語句
6.2 塊語句
6.2.1 串行塊begin-end
6.2.2 並行塊fork-join
6.3 賦值語句
6.3.1 持續賦值與過程賦值
6.3.2 阻塞賦值與非阻塞賦值
6.4 條件語句
6.4.1 if-else語句
6.4.2 case語句
6.5 循環語句
6.5.1 for語句
6.5.2 repeat、while、forever語句
6.6 編譯指示語句
6.7 任務與函數
6.7.1 任務
6.7.2 函數
6.8 順序執行與並發執行
習題
實驗與設計

第7章 VerilogHDL設計的層次與風格
7.1 VerilogHDL設計的層次
7.2 門級結構描述
7.2.1 VerilogHDL內置門元件
7.2.2 門級結構描述
7.3 行為描述
7.4 數據流描述
7.5 不同描述風格的設計
7.5.1 半加器設計
7.5.2 1位全加器設計
7.5.3 4位加法器設計
7.6 多層次結構電路的設計
7.7 基本組閤電路設計
7.7.1 編譯碼器
7.7.2 其他組閤電路
7.8 基本時序電路設計
7.8.1 觸發器
7.8.2 鎖存器與寄存器
7.8.3 計數器與串/並轉換器
7.8.4 簡易微處理器
7.9 三態邏輯設計
習題
實驗與設計

第8章 VerilogHDL設計進階
8.1 小數分頻
8.2 VerilogHDL有限狀態機設計
8.2.1 有限狀態機的VerilogHDL描述
8.2.2 狀態編碼
8.2.3 狀態編碼的定義
8.3 字符液晶顯示控製
8.3.1 字符液晶H1602B
8.3.2 用狀態機實現字符顯示控製
8.4 VGA圖像的顯示與控製
8.4.1 VGA圖像顯示原理與時序
8.4.2 VGA圖像顯示與控製的實現
8.5 點陣式液晶顯示控製
8.6 樂麯演奏電路
習題
實驗與設計

第9章 VerilogHDL仿真與測試
9.1 係統任務與係統函數
9.2 用戶自定義元件
9.2.1 組閤電路UDP元件
9.2.2 時序邏輯UDP元件
9.3 延時模型的錶示
9.3.1 時間標尺定義＇timescale
9.3.2 延時的錶示與延時說明塊
9.4 測試平颱
9.5 組閤電路和時序電路的仿真
9.5.1 組閤電路的仿真
9.5.2 時序電路的仿真
習題
實驗與設計

第10章 VerilogHDL數字設計實例
10.1 加法器的VerilogHDL設計實例
10.1.1 全加器的設計
10.1.2 行波加法器的設計
10.1.3 超前進位加法器的設計
10.1.4 流水綫技術在加法器設計中的應用
10.2 乘法器的VerilogHDL設計實例
10.2.1 移位相加乘法器設計原理
10.2.2 移位相加乘法器的VerilogHDL實現
10.2.3 布斯乘法器設計原理
10.2.4 布斯乘法器的VerilogHDL實現
10.3 漢明編解碼器的VerilogHDL設計實例
10.3.1 漢明編碼原理
10.3.2 漢明編碼的譯碼原理
10.3.3 漢明編譯碼的VerilogHDL實現
10.4 ST-BUS總綫接口設計
10.4.1 ST-BUS總綫時序關係
10.4.2 ST-BUS總綫接口實例
習題
實驗與設計

第11章 VerilogHDL數字通信常用模塊設計實例
11.1 信號音發生器的VerilogHDL設計實例
11.1.1 綫性碼、A律碼轉換原理
11.1.2 信號音發生器VerilogHDL實例
11.2 比特同步的VerilogHDL設計實例
11.2.1 鎖相功能的自同步法原理
11.2.2 鎖相比特同步的EDA實現方法
11.3 基帶差分編碼的VerilogHDL設計實例
11.3.1 PSK調製和差分編碼原理
11.3.2 PSK差分編碼設計
11.4 GMSK調製電路的VerilogHDL設計實例
11.4.1 GMSK調製基本原理
11.4.2 GMSK調製實現的基本方法
11.4.3 GMSK基帶調製實現的
Verilog HDL實例
習題

實驗與設計
附錄A Verilog HDL（IEEEStd1364-1995）關鍵字
附錄B Verilog HDL（IEEEStd1364-2001）關鍵字
參考文獻

前言/序言

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