叢書名 ：EDA精品智匯館

著    者：

作 譯 者：高亞軍

齣版時間：2016-10    韆 字 數：423

版    次：01-01    頁    數：264

印刷時間：    開    本：16開

印    次：01-01    裝    幀：

I S B N ：9787121297106     

重    印：新書    換    版：

所屬分類：科技 >> 電子技術 >> EDA(電子輔助設計)

廣告語：   

紙質書定價：￥49.0

內容簡介

本書涵蓋瞭Vivado的四大主題：設計流程、時序約束、設計分析和Tcl腳本的使用，結閤實例深入淺齣地闡述瞭Vivado的使用方法，精心總結瞭Vivado在實際工程應用中的一些技巧和注意事項，既包含圖形界麵操作方式，也包含相應的Tcl命令。本書語言流暢，圖文並茂。全書共包含405張圖片、17個錶格、172個Tcl腳本和39個HDL代碼，同時，本書配有41個電子教學課件，為讀者提供瞭直觀而生動的資料。本書可供電子工程領域內的本科高年級學生和研究生學習參考，也可供FPGA工程師和自學者參考使用。

章  FPGA技術分析 / 1

1.1  FPGA內部結構分析 / 1

1.1.1  Xilinx 7係列FPGA內部結構分析 / 1

1.1.2  Xilinx UltraScale係列FPGA內部結構分析 / 18

1.2  FPGA設計流程分析 / 22

1.3  Vivado概述 / 25

1.3.1  Vivado下的FPGA設計流程 / 25

1.3.2  Vivado的兩種工作模式 / 26

1.3.3  Vivado的5個特徵 / 30

參考文獻 / 31

第2章  設計綜閤 / 32

2.1  常用綜閤選項的設置 / 32

2.1.1  -flatten_hierarchy對綜閤結果的影響 / 32

2.1.2  -fsm_extraction對狀態機編碼方式的影響 / 35

2.1.3  -keep_equivalent_registers的含義 / 36

2.1.4  -resource_sharing對算術運算的影響 / 38

2.1.5  -control_set_opt_threshold對觸發器控製集的影響 / 38

2.1.6  -no_lc對查找錶資源的影響 / 40

2.1.7  -shreg_min_size對移位寄存器的影響 / 41

2.2  閤理使用綜閤屬性 / 43

2.2.1  async_reg在異步跨時鍾域場閤的應用 / 43

2.2.2  max_fanout對高扇齣信號的影響 / 44

2.2.3  ram_style和rom_style對存儲性能的影響 / 46

2.2.4  use_dsp48在實現加法運算時的作用 / 48

2.3  out-of-context（OOC）綜閤模式 / 50

2.3.1  Project模式下使用OOC / 50

2.3.2  Non-Project模式下使用OOC / 54

2.4  綜閤後的設計分析 / 54

2.4.1  時鍾網絡分析 / 54

4本書 Vivado從此開始+基於Xilinx Vivado的數字邏輯實驗教程+Xilin 下載 mobi epub pdf txt 電子書