編輯推薦

　　本書第1版為普通高等教育“十一五”國傢級規劃教材，2007年被評為江蘇省高等學校精品教材，第2版為“十二五”普通高等教育本科國傢級規劃教材。本書在第1、2版的基礎上，按照教育部電子電氣基礎課程教學指導委員會修訂的課程教學基本要求修訂而成。本次修訂使內容更加先進，結構更為閤理，特色更加鮮明，是高等院校電氣信息類、機電類、儀器儀錶類各專業數字電子技術基礎課程的難得的好教材，而且可作為從事電子技術工作的工程技術人員的參考書。

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內容簡介

　　本書是“十二五”江蘇省高等學校重點教材，編號:2014��1��121。

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　　全書共分10章，內容涉及數字電路基礎、邏輯門電路、組閤邏輯電路、組閤邏輯電路的自動化設計、觸發器、時序邏輯電路、時序邏輯電路的自動化設計、半導體存儲器及其應用、脈衝波形的産生與變換、D/A與A/D轉換器及其應用等。

　　本書結構完整、內容新穎、涉及麵廣，分析與設計方法靈活多樣，配有大量的例題、習題和工程應用性項目，使讀者比較容易接受、掌握和應用。

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精彩書評

目錄

目錄Contents第1章數字電路基礎1
1.1數字電路概述1
1.1.1模擬信號和數字信號1
1.1.2數字電路及其分類3
1.1.3數字電路的特點4
1.1.4數字電路的分析、設計與測試5
1.2數製6
1.2.1常用計數製6
1.2.2數製轉換8
1.3碼製10
1.3.1二�彩�進製編碼10
1.3.2可靠性代碼11
1.3.3字符編碼12
1.4二進製數的錶示方法及算術運算13
1.4.1二進製數的錶示方法13
1.4.2二進製數的算術運算15
1.5邏輯代數的運算16
1.5.1邏輯變量與邏輯函數16
1.5.2三種基本邏輯運算17
1.5.3復閤邏輯運算19
1.6邏輯代數的基本定律和基本運算規則20
1.6.1邏輯代數的基本定律20
1.6.2邏輯代數的基本運算規則21
1.7邏輯函數的錶示方法及標準形式22
1.7.1邏輯函數的錶示方法22
1.7.2邏輯函數的兩種標準形式24◆數字電路邏輯設計（第3版）目錄1.8邏輯函數的化簡27
1.8.1公式化簡法27
1.8.2卡諾圖化簡法29
1.8.3具有無關項的邏輯函數及其化簡34
習題136
第2章邏輯門電路39
2.1TTL集成門電路39
2.1.1TTL與非門結構與工作原理39
2.1.2TTL門的技術參數40
2.1.3TTL數字集成電路係列簡介43
2.1.4其他類型的TTL門45
2.2其他類型的雙極型集成電路48
2.2.1ECL電路49
2.2.2I2L電路49
2.3MOS集成門電路50
2.3.1MOS管的結構與工作原理50
2.3.2MOS反相器51
2.3.3其他類型的MOS門電路52
2.3.4CMOS邏輯門的技術參數54
2.3.5CMOS數字集成電路係列簡介55
2.4集成門電路的使用56
2.4.1TTL門電路的使用56
2.4.2CMOS門電路的使用57
2.4.3門電路的接口技術58
習題259
第3章組閤邏輯電路62
3.1傳統的組閤邏輯電路的分析與設計62
3.1.1傳統的組閤電路分析62
3.1.2傳統的組閤電路設計66
3.2編碼器與譯碼器70
3.2.1編碼器70
3.2.2譯碼器72
3.3數據選擇器和數據分配器78
3.3.1數據選擇器的功能及工作原理78
3.3.2常用集成數據選擇器及其應用79
3.3.3數據分配器81
3.4數值比較器84
3.4.1數值比較器的工作原理84
3.4.2集成數值比較器86
3.5算術運算電路87
3.5.1加法運算電路87
3.5.2減法運算電路89
3.6可編程邏輯器件90
3.6.1可編程邏輯器件概述90
3.6.2可編程器件的結構及工作原理92
3.6.3可編程邏輯器件的産品及開發94
3.6.4復雜可編程邏輯器件CPLD97
3.6.5現場可編程門陣列FPGA101
3.7組閤邏輯電路競爭與冒險106
3.7.1競爭冒險及産生原因106
3.7.2競爭冒險的判斷方法107
3.7.3消除競爭冒險的方法108
習題3109
第4章組閤邏輯電路的自動化設計114
4.1數字電路自動化設計與分析流程114
4.1.1傳統數字電路設計中存在的問題114
4.1.2QuartusⅡ簡介115
4.1.3自動化設計流程116
4.2原理圖輸入法組閤邏輯電路設計119
4.2.1編輯輸入圖形文件119
4.2.2功能簡要分析123
4.2.3編譯工程124
4.2.4時序仿真測試電路功能127
4.2.5引腳鎖定和編程下載130
4.3Verilog HDL語言輸入法組閤邏輯電路設計135
4.3.1Verilog HDL語法簡介135
4.3.2用Verilog進行組閤電路的設計137
4.3.3三人錶決電路的語句錶達方式140
4.3.4Verilog的其他錶達方式141
4.3.54位串行加法器綜閤設計143
習題4146
第5章觸發器148
5.1基本RS觸發器148
5.1.1電路結構148
5.1.2工作原理148
5.1.3邏輯功能及其描述149
5.2同步RS觸發器151
5.2.1電路結構151
5.2.2工作原理151
5.2.3邏輯功能及其描述151
5.2.4同步觸發器的空翻現象153
5.3主從觸發器153
5.3.1主從RS觸發器153
5.3.2主從JK觸發器154
5.4邊沿觸發器156
5.5觸發器功能的轉換158
5.6集成觸發器162
5.6.1集成觸發器舉例162
5.6.2集成觸發器的脈衝工作特性163
5.7觸發器的應用165
習題5167
第6章時序邏輯電路171
6.1時序邏輯電路概述171
6.1.1時序邏輯電路的結構及特點171
6.1.2時序邏輯電路的分類172
6.2時序邏輯電路的分析172
6.2.1時序邏輯電路一般分析步驟172
6.2.2同步時序邏輯電路分析172
6.2.3異步時序邏輯電路分析175
6.3時序邏輯電路的設計177
6.3.1同步時序邏輯電路的設計177
6.3.2異步時序邏輯電路的設計180
6.4計數器182
6.4.1二進製計數器182
6.4.2非二進製計數器188
6.4.3集成計數器的應用192
6.5寄存器201
6.5.1數碼寄存器201
6.5.2移位寄存器201
6.5.3集成移位寄存器及其應用203
習題6207
第7章時序電路的自動化設計與分析212
7.1深入瞭解時序邏輯電路性能212
7.1.1基於74LS161宏模塊的計數器設計212
7.1.2進位控製電路改進214
7.1.3通過控製同步加載構建計數器215
7.1.4利用預置數據控製計數器進位216
7.2計數器的自動化設計方案218
7.2.1基於一般模型的十進製計數器設計218
7.2.2含自啓動電路的十進製計數器設計219
7.2.3任意進製異步控製型計數器設計220
7.2.44位同步自動預置型計數器設計221
7.2.5基於LPM宏模塊的計數器設計223
7.3有限狀態機設計與應用226
7.3.1有限狀態機概述226
7.3.2步進電機控製電路設計227
7.3.3溫度控製電路設計231
習題7233
第8章半導體存儲器及其應用235
8.1概述235
8.1.1存儲器的分類235
8.1.2半導體存儲器的技術指標236
8.2隨機存取存儲器237
8.2.1RAM的分類及其結構237
8.2.2靜態存儲單元239
8.2.3動態存儲單元240
8.2.4RAM的操作與定時240
8.2.5存儲器容量擴展242
8.3隻讀存儲器244
8.3.1ROM的分類與結構244
8.3.2掩膜ROM244
8.3.3可編程PROM245
8.3.4其他類型存儲器246
8.3.5ROM存儲器的應用247
8.4常用存儲器集成芯片簡介248
8.4.16116型RAM器簡介249
8.4.22764型EPROM簡介249
8.5存儲器應用電路設計250
8.5.1多通道數字信號采集電路設計250
8.5.2DDS信號發生器設計254
習題8259
第9章脈衝波形的産生與變換261
9.1集成555定時器261
9.1.1電路組成及工作原理261
9.1.2555定時器的功能262
9.2施密特觸發器264
9.2.1由門電路組成的施密特觸發器264
9.2.2集成施密特觸發器265
9.2.3由555定時器組成的施密特觸發器266
9.2.4施密特觸發器的應用267
9.3單穩態觸發器268
9.3.1集成單穩態觸發器269
9.3.2由555定時器組成的單穩態觸發器272
9.3.3單穩態觸發器的用途273
9.4多諧振蕩器274
9.4.1由門電路構成多諧振蕩器275
9.4.2石英晶體振蕩器276
9.4.3用施密特觸發器構成多諧振蕩器276
9.4.4由555定時器構成多諧振蕩器277
9.5綜閤應用電路278
習題9279
第10章D/A與A/D轉換器及其應用282
10.1概述282
10.2D/A轉換器283
10.2.1權電阻網絡D/A轉換器284
10.2.2倒T型電阻網絡D/A轉換器285
10.2.3權電流型D/A轉換器286
10.2.4D/A轉換器的主要技術指標287
10.2.5D/A轉換器集成芯片及選擇要點288
10.2.6集成DAC器件290
10.3A/D轉換器291
10.3.1A/D轉換器的工作原理291
10.3.2並行比較型A/D轉換器293
10.3.3逐次比較型A/D轉換器295
10.3.4雙積分型轉換器297
10.3.5A/D轉換器的主要技術指標299
10.3.6A/D轉換器集成芯片及選擇要點300
10.3.7集成ADC器件302
10.4D/A與D/A的典型應用電路304
10.4.1D/A的典型應用電路304
10.4.2A/D的典型應用電路306
習題10308
參考文獻311

精彩書摘

　　第3章chapter3

　　組閤邏輯電路1.1微型計算機簡介引言數字係統中常用的邏輯電路，就其結構和工作原理可分為兩類:一類叫組閤邏輯電路，簡稱組閤電路；圖3.1組閤邏輯電路

　　一類叫時序邏輯電路，簡稱時序電路。組閤邏輯電路的基本組成單元是邏輯門電路。這種電路在任一時刻輸齣狀態隻取決於該時刻的輸入狀態，而與輸入信號作用前電路所處的狀態無關；在時序邏輯電路中，任意時刻的輸齣狀態不僅取決於該時刻的輸入狀態，而且取決於從前電路的狀態。本章討論組閤邏輯電路，組閤電路的一般結構可用方框圖3.1錶示，其輸齣與輸入之間的邏輯關係是:Z1=f1(X1,X2,…,Xn)，Z2=f2(X1,X2,…,Xn)，…,Zm=fm(X1,X2,…,Xn)

　　從電路結構看，它具有如下特徵:

　　（1）信號是單嚮傳輸的，輸齣輸入之間沒有反饋通道；

　　（2）隻由邏輯門組成，電路中不含記憶單元。

　　組閤電路可以單獨完成各種復雜的邏輯功能，而且還是時序邏輯電路的組成部分，在數字係統中應用十分廣泛。本章首先介紹小規模組閤邏輯電路的分析與設計方法，然後討論典型的中規模集成組閤邏輯電路的功能和應用，最後闡述競爭冒險産生的原因及消除方法。

　　3.1傳統的組閤邏輯電路的分析與設計

　　小規模集成(SSI)電路中的門，如與門、或門、與非門、或非門、與或非門、異或門等都是獨立的。本節主要介紹以這些門電路為基本組成單元的組閤電路的分析與設計。

　　3.1.1傳統的組閤電路分析

　　所謂組閤電路的分析，是指已知邏輯電路，尋找輸齣與輸入之間邏輯關係，確定電路功能的過程。其步驟大緻如下:

　　（1）由給定的邏輯圖寫齣所有用來描述輸齣輸入關係的邏輯錶達式；

　　（2）將已得到的邏輯函數錶達式簡化成最簡與或錶達式，或視具體情況變換成其他適當的形式；

　　（3）根據邏輯函數錶達式列真值錶；

　　（4）根據真值錶，進行分析並概括齣給定組閤邏輯電路的邏輯功能。

　　例3.1分析圖3.2所示電路的功能。

　　圖3.2例3.1邏輯電路和符號

　　解:（1）寫齣邏輯錶達式。

　　D=AB，E=AD，F=DB，S=EF

　　（2）化簡邏輯錶達式。

　　S=AD·DB=AD+DB=AAB+ABB=A�軧

　　◆數字電路邏輯設計（第3版）第◆3章組閤邏輯電路（3）列真值錶，如錶3.1所示。錶3.1例3.1真值錶輸入輸齣ABS000011101110（4）對真值錶中的數值進行分析可以看齣，該電路完成瞭邏輯上的異或運算，異或邏輯符號見圖3.2（b）,它同時還可以實現二進製運算。

　　例3.2分析圖3.3（a）所示電路的功能。

　　圖3.3例3.2圖解:（1）寫齣邏輯錶達式。

　　S=AAB·BAB

　　C=AB

　　（2）化簡邏輯錶達式。

　　S=B+A

　　C=AB

　　（3）列真值錶，如錶3.2所示。錶3.2例3.2真值錶輸入輸齣ABSC0000011010101101（4）根據圖3.3和錶3.2分析，可以將此電路看成是一個異或門（輸齣S:同例3.1）和一個與門（輸齣C）的閤成，若A、B分彆作為一位二進製數，則S就是A與B相加和的本位，C就是A與B相加和的進位。這種電路被稱為半加器，圖3.3（b）為它的邏輯符號，其特點是不考慮從低位的進位。若要考慮從低位來的進位，則電路可以將半加器作為單元電路經過一定的組閤設計得到。

　　在分析復雜一些的組閤邏輯電路時，除瞭上述按照邏輯門逐級分析的辦法外，還可以將電路進行模塊劃分。若熟悉一些重要的基本單元電路（如例3.2的半加器），則可以直接從單元電路入手，分析單元電路在新建電路中的作用，最終得齣復雜電路的邏輯功能。

　　例3.3分析圖3.4（a）所示電路的功能。

　　圖3.4例3.3電路圖

　　如圖3.4（a）所示，其中，Ai、Bi和Ci-1分彆錶示加數、被加數和從低位的進位，Si和Ci分彆錶示和的本位和進位。這樣一個包括低位來的進位輸入在內的二進製加法電路，稱之為全加器，邏輯符號如圖3.4（b）所示。全加器的真值錶如錶3.3所示。錶3.3例3.3真值錶輸入輸齣輸入輸齣AiBiCi-1SiCiAiBiCi-1SiCi0000000110010100110110010101011100111111（1）用兩個半加器（虛綫框）和一個或門實現瞭全加器:先求兩個加數的半加和，再與低位的進位作第二次半加，所得結果即全加器的和。

　　（2）兩個半加器的進位作邏輯加，即得全加器的進位。

　　例3.4分析圖3.5所示電路的功能。

　　圖3.5例3.4圖

　　解:由圖3.5寫齣邏輯錶達式F=(10)D0+(1A0)D1+(A10)D2+(A1A0)D3根據錶達式列齣真值錶，如錶3.4所示。由錶可以看齣，當A1A0賦予不同的代碼值時，輸齣F將獲取相應的輸入Di（i=0，1，2，3）。故電路相當於一個四路選擇開關，對輸入具有選擇並輸齣的功能。

　　錶3.4例3.4真值錶輸入輸齣A1A0F00D001D110D211D3由以上例題可以看齣，在組閤電路的分析過程中，寫齣邏輯錶達式、列齣真值錶並不難，而由真值錶說明電路的功能對初學者來講就比較難，它需要一定的知識積纍。

　　3.1.2傳統的組閤電路設計

　　所謂組閤電路的設計，是指根據所要求實現的邏輯功能，設計齣相應的邏輯電路的過程，在某些場閤組閤電路的設計也被稱為邏輯綜閤。設計通常以電路簡單、所用器件最少為目標。用代數法和卡諾圖法化簡邏輯函數，就是為瞭獲得最簡的形式，以便能用最少的門電路來組成邏輯電路。

　　組閤電路的設計步驟大緻如下:

　　（1）根據命題，分析輸齣輸入關係，列齣真值錶；

　　（2）由真值錶，寫齣有關邏輯錶達式或畫卡諾圖；

　　（3）運用卡諾圖或其他化簡方法化簡輸齣邏輯，注意化簡的結果必須符閤原來問題的要求，如:邏輯門類型的限製，輸入端是否允許齣現反變量等；

　　（4）根據輸齣邏輯錶達式，畫齣邏輯電路圖。

　　在進行組閤邏輯電路的設計時，可以用多種邏輯電路實現同一邏輯函數。例如用邏輯電路來實現邏輯函數F=A·AB+B·AB。

　　（1）直接用與非門、與門、或非門實現，參見圖3.6（a）。

　　圖3.6邏輯函數的代數變換

　　（2）邏輯代數變換後，用與非門實現F=ABA+B=AB··參見圖3.6（b）。

　　（3）代數變換後，用同或門實現F=A++B+=A+B=+AB參見圖3.6（c）。

　　結論:以上均為同或門的邏輯電路和錶達式，可見，一個邏輯問題對應的真值錶是唯一的，但實現它的邏輯電路是多樣的，可根據不同器件，通過邏輯錶達式的變換來實現。

　　例3.5試設計一個3人多數錶決電路。

　　解:（1）設3人A、B、C為輸入，同意為1，不同意為0；錶決結果F為輸齣，F始終同輸入的大多數狀態一緻，即輸入A、B、C之中有2個或3個為1時，輸齣為1；其餘情況，輸齣為0。由此可列真值錶，如錶3.5 數字電路邏輯設計（第3版）（高等院校信息技術規劃教材） 下載 mobi epub pdf txt 電子書