基本信息

书名：数字系统测试和可测试性设计

定价：85.00元

作者： 塞纳拉伯丁·纳瓦比(Zainalabedin Nav

出版社：机械工业出版社

出版日期：2015-07-01

ISBN：9787111501541

字数：

页码：

版次：1

装帧：平装

开本：16开

商品重量：0.4kg

编辑推荐

内容提要

本书论述了数字系统测试和可测试性设计，它通过数字电路设计实例和方法阐明了测试和可测试性的概念。本书还采用Verilog模型和Verilog测试平台实现并解释故障仿真和测试生成算法。

本书广泛使用Verilog和Verilog PLI编写测试应用，这也是本书与其他有关数字系统测试和可测试性设计的*区别。 此外，本书还广泛使用测试平台和相应的测试平台开发技术。在开发测试平台和虚拟测试机的过程中，本书使用了PLI，PLI是一个功能强大的编程工具，它提供与用Verilog语言描述的硬件进行交互的接口。这种硬件/软件混合的环境有助于本书描述复杂的测试程序和测试策略。

目录

译者序
前言
概述
致谢
章　数字电路测试的基础知识和HDL的作用 / 1
1.1　设计及测试 / 1
1.1.1　RTL设计流程 / 1
1.1.2流片后测试 / 4
1.2测试重点 / 7
1.2.1　测试方法 / 7
1.2.2可测试性方法 / 9
1.2.3　检测方法 / 11
1.2.4测试成本 / 11
1.3数字系统测试中的HDL / 13
1.3.1硬件建模 / 13
1.3.2制定测试方法 / 13
1.3.3虚拟测试机 / 14
1.3.4可测试性硬件评估 / 14
1.3.5协议感知自动测试设备 / 14
1.4自动测试设备结构及仪器 / 14
1.4.1数字激励及测量仪器 / 15
1.4.2DC仪器 / 15
1.4.3AC仪器 / 15
1.4.4RF仪器 / 15
1.4.5自动测试设备 / 16
1.5小结 / 17
第2章　用于设计和测试的Verilog HDL / 18
2.1使用HDL开发测试方法的原因 / 18
2.2将Verilog用于设计 / 19
2.2.1将Verilog用于仿真 / 19
2.2.2将Verilog用于综合 / 19
2.3将Verilog用于测试 / 20
2.3.1无故障电路分析 / 21
2.3.2故障表编制及可测试性分析 / 21
2.3.3故障仿真 / 21
2.3.4测试生成 / 22
2.3.5可测试性硬件设计 / 22
2.4Verilog的基本结构 / 23
2.4.1模块、端口、连线及变量 / 24
2.4.2抽象的层级 / 25
2.4.3逻辑值系统 / 25
2.5组合电路 / 26
2.5.1晶体管级描述 / 26
2.5.2门级描述 / 26
2.5.3运算级描述 / 27
2.5.4过程级描述 / 28
2.5.5实例化其他模块 / 29
2.6时序电路 / 30
2.6.1寄存器和移位寄存器 / 31
2.6.2状态机编码 / 31
2.7完整示例（加法器） / 35
2.7.1控制/数据划分 / 35
2.7.2加法器的设计规格 / 36
2.7.3CPU的实现 / 36
2.8测试平台技术 / 40
2.8.1测试平台技术 / 41
2.8.2简单的组合测试平台 / 41
2.8.3简单的时序测试平台 / 42
2.8.4限制数据集 / 43
2.8.5同步数据和响应处理 / 44
2.8.6时间间隔 / 45
2.8.7文本IO / 45
2.8.8仿真代码覆盖率 / 47
2.9PLI基础知识 / 48
2.9.1访问例行程序 / 49
2.9.2HDL/PLI实现的步骤 / 49
2.9.3在HDL/PLI环境中注入故障 / 51
2.10小结 / 54
第3章　故障和缺陷建模 / 55
3.1故障建模 / 55
3.1.1故障抽象 / 56
3.1.2功能故障 / 58
3.1.3结构故障 / 58
3.2门级结构故障 / 60
3.2.1确认故障 / 60
3.2.2固定开路故障 / 61
3.2.3固定为0的故障 / 62
3.2.4固定为1的故障 / 62
3.2.5桥接故障 / 62
3.2.6状态依赖型故障 / 63
3.2.7多故障 / 64
3.2.8单固定结构故障 / 64
3.2.9检测单固定故障 / 70
3.3与门级故障相关的问题 / 71
3.3.1检测桥接故障 / 71
3.3.2不可检测的故障 / 72
3.3.3冗余故障 / 72
3.4故障压缩 / 72
3.4.1难以区分的故障 / 72
3.4.2等效单固定故障 / 73
3.4.3面向门的故障压缩 / 74
3.4.4面向线路的故障压缩 / 75
3.4.5重汇聚扇出的问题 / 76
3.4.6支配性故障压缩 / 76
3.5基于Verilog的故障压缩 / 78
3.5.1用于故障压缩的Verilog测试平台 / 78
3.5.2故障压缩的PLI实现 / 79
3.6小结 / 83
第4章　故障仿真应用与方法 / 84
4.1故障仿真 / 84
4.1.1门级故障仿真 / 84
4.1.2故障仿真要求 / 85
4.1.3HDL环境 / 86
4.1.4时序电路故障仿真 / 90
4.1.5故障排除 / 91
4.1.6相关术语 / 91
4.2故障仿真应用 / 92
4.2.1故障覆盖率 / 92
4.2.2测试生成中的故障仿真 / 94
4.2.3故障字典创建 / 95
4.3故障仿真技术 / 100
4.3.1串行故障仿真 / 102
4.3.2并行故障仿真 / 104
4.3.3并发故障仿真 / 107
4.3.4演绎故障仿真 / 109
4.3.5演绎故障仿真的比较 / 112
4.3.6关键路径追踪故障仿真 / 112
4.3.7微分故障仿真 / 115
4.4小结 / 115
第5章　测试向量生成方法及算法 / 116
5.1测试生成基础知识 / 116
5.1.1布尔差分 / 116
5.1.2测试生成过程 / 118
5.1.3故障和测试 / 118
5.1.4术语和定义 / 119
5.2可控性和可观察性 / 120
5.2.1可控性 / 120
5.2.2可观察性 / 120
5.2.3基于概率的可控性和可观察性 / 121
5.2.4SCOAP的可控性和可观察性 / 126
5.2.5基于距离 / 130
5.3测试生成 / 130
5.3.1限制测试数量 / 130
5.3.2组合电路测试生成 / 133
5.3.3时序电路的测试生成 / 139
5.4小结 / 142
第6章　确定性测试生成算法 / 143
6.1确定性测试生成方法 / 143
6.1.1双阶段测试生成 / 144
6.1.2面向故障的测试生成基本原理 / 144
6.1.3D算法 / 149
6.1.4PODEM（面向路径的测试生成） / 156
6.1.5　其他确定性面向故障的测试生成方法 / 161
6.1.6不依赖于故障的测试生成 / 162
6.2时序电路测试生成 / 163
6.3测试数据压缩 / 165
6.3.1测试压缩的形式 / 166
6.3.2测试兼容性 / 166
6.3.3静态压缩 / 168
6.3.4　动态压缩 / 174
6.4小结 / 174
第7章　通过扫描法进行测试电路设计 / 175
7.1增加电路可测试性 / 175
7.1.1折中方案 / 175
7.1.2测试时序电路 / 176
7.1.3组合电路的可测试性 / 177
7.2可测试性插入 / 177
7.2.1改善可观测性 / 177
7.2.2提高可控性 / 178
7.2.3共享可观测性引脚 / 180
7.2.4　共享控制引脚 / 180
7.2.5降低选择输入 / 182
7.2.6同步控制和观测 / 182
7.3全扫描可测试性设计技术 / 185
7.3.1全扫描插入 / 186
7.3.2触发器结构 / 187
7.3.3全扫描设计与测试 / 192
7.4扫描结构 / 203
7.4.1全扫描设计 / 204
7.4.2映像寄存器可测试性设计 / 204
7.4.3局部扫描方法 / 206
7.4.4多扫描设计 / 209
7.4.5其他的扫描设计 / 210
7.5RTL扫描设计 / 211
7.5.1RTL设计全扫描 / 211
7.5.2RTL设计多链扫描 / 213
7.5.3RTL扫描设计 / 215
7.6小结 / 215
第8章标准IEEE测试访问方法 / 217
8.1边界扫描基础知识 / 217
8.2边界扫描结构 / 218
8.2.1测试访问端口 / 218
8.2.2BS-1149.1寄存器 / 219
8.2.3TAP控制器 / 223
8.2.4解码器单元 / 227
8.2.5选择器和其他单元 / 227
8.3边界扫描测试说明 / 227
8.4板级扫描链结构 / 233
8.4.1单一串行扫描链 / 234
8.4.2具有单一控制测试端口的多扫描链 / 234
8.4.3具有一个TDI、TDO但有多个TMS的多扫描链 / 234
8.4.4多扫描链，多TAP / 235
8.5RTL边界扫描 / 236
8.5.1为CUT插入边界扫描测试硬件 / 236
8.5.2两个模块的测试案例 / 239
8.5.3虚拟边界扫描测试机 / 239
8.6边界扫描描述语言 / 245
8.7小结 / 247
第9章逻辑内建自测试 / 248
9.1内建自测试基本知识 / 248
9.1.1基于存储器的内建自测试 / 248
9.1.2内建自测试的有效性 / 250
9.1.3内建自测试的类型 / 250
9.1.4设计一个内建自测试 / 251
9.2测试向量生成 / 253
9.2.1测试向量产生器的集成 / 253
9.2.2穷举计数器 / 253
9.2.3环形计数器 / 254
9.2.4扭环计数器 / 255
9.2.5线性反馈移位寄存器 / 256
9.3输出响应分析 / 263
9.3.1输出响应分析器集成 / 263
9.3.21字符计数器 / 264
9.3.3跳变计数器 / 266
9.3.4奇偶校验 / 267
9.3.5串行LFSR / 267
9.3.6并行特征信号分析 / 268
9.4内建自测试结构 / 270
9.4.1与内建自测试相关的术语 / 270
9.4.2集中式和独立式板级内建自测试结构 / 271
9.4.3内建评估和自检 / 272
9.4.4测试接口 / 273
9.4.5LSSD片上自检 / 275
9.4.6使用MISR和SRSG自测试 / 276
9.4.7并发的内建自测试 / 278
9.4.8BILBO / 279
9.4.9提高测试覆盖率 / 280
9.5RTL内建自测试设计 / 280
9.5.1被测电路设计、仿真和综合 / 281
9.5.2RTS内建自测试插入 / 281
9.5.3配置RTS 内建自测试 / 286
9.5.4内建自测试的合并配置 / 289
9.5.5STUMPS设计 / 289
9.5.6RTS和STUMPS的结果 / 292
9.6小结 / 292
0章测试压缩 / 293
10.1测试数据压缩 / 293
10.2压缩方法 / 295
10.2.1基于代码的方案 / 295
10.2.2基于扫描的方案 / 303
10.3解压缩方法 / 309
10.3.1解压缩的硬件结构 / 309
10.3.2周期性扫描链 / 311
10.3.3基于代码的解压缩 / 312
10.3.4基于扫描的解压缩 / 317
10.4小结 / 317
1章通过MBIST测试存储器 / 318
11.1存储器测试 / 318
11.2存储器结构 / 319
11.3存储器故障模型 / 320
11.3.1固定故障 / 320
11.3.2转换故障 / 320
11.3.3耦合故障 / 320
11.3.4桥接和状态耦合故障 / 321
11.4功能测试方法 / 321
11.4.1March测试算法 / 321
11.4.2March-C算法 / 322
11.4.3MATS 算法 / 322
11.4.4其他的March测试 / 322
11.5MBIST方法 / 323
11.5.1简单的March MBIST / 323
11.5.2March-C MBIST计数-排序器 / 328
11.5.3干扰MBIST / 331
11.6小结 / 332
附录A在协议感知自动测试设备上使用HDL / 333
附录BPLI测试应用的门级组件 / 336
附录C编程语言接口测试工具 / 338
附录DIEEE 1149.1标准边界扫描的Verilog描述 / 343
附录E边界扫描IEEE 1149.1标准虚拟测试机 / 349
附录F由RTL综合生成的门级网表（NetlistGen） / 359
参考书目 / 362

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文摘

序言