基本信息

書名：數字係統測試和可測試性設計

定價：85.00元

作者： 塞納拉伯丁·納瓦比(Zainalabedin Nav

齣版社：機械工業齣版社

齣版日期：2015-07-01

ISBN：9787111501541

字數：

頁碼：

版次：1

裝幀：平裝

開本：16開

商品重量：0.4kg

編輯推薦

內容提要

本書論述瞭數字係統測試和可測試性設計，它通過數字電路設計實例和方法闡明瞭測試和可測試性的概念。本書還采用Verilog模型和Verilog測試平颱實現並解釋故障仿真和測試生成算法。

本書廣泛使用Verilog和Verilog PLI編寫測試應用，這也是本書與其他有關數字係統測試和可測試性設計的*區彆。 此外，本書還廣泛使用測試平颱和相應的測試平颱開發技術。在開發測試平颱和虛擬測試機的過程中，本書使用瞭PLI，PLI是一個功能強大的編程工具，它提供與用Verilog語言描述的硬件進行交互的接口。這種硬件/軟件混閤的環境有助於本書描述復雜的測試程序和測試策略。

目錄

譯者序
前言
概述
緻謝
章　數字電路測試的基礎知識和HDL的作用 / 1
1.1　設計及測試 / 1
1.1.1　RTL設計流程 / 1
1.1.2流片後測試 / 4
1.2測試重點 / 7
1.2.1　測試方法 / 7
1.2.2可測試性方法 / 9
1.2.3　檢測方法 / 11
1.2.4測試成本 / 11
1.3數字係統測試中的HDL / 13
1.3.1硬件建模 / 13
1.3.2製定測試方法 / 13
1.3.3虛擬測試機 / 14
1.3.4可測試性硬件評估 / 14
1.3.5協議感知自動測試設備 / 14
1.4自動測試設備結構及儀器 / 14
1.4.1數字激勵及測量儀器 / 15
1.4.2DC儀器 / 15
1.4.3AC儀器 / 15
1.4.4RF儀器 / 15
1.4.5自動測試設備 / 16
1.5小結 / 17
第2章　用於設計和測試的Verilog HDL / 18
2.1使用HDL開發測試方法的原因 / 18
2.2將Verilog用於設計 / 19
2.2.1將Verilog用於仿真 / 19
2.2.2將Verilog用於綜閤 / 19
2.3將Verilog用於測試 / 20
2.3.1無故障電路分析 / 21
2.3.2故障錶編製及可測試性分析 / 21
2.3.3故障仿真 / 21
2.3.4測試生成 / 22
2.3.5可測試性硬件設計 / 22
2.4Verilog的基本結構 / 23
2.4.1模塊、端口、連綫及變量 / 24
2.4.2抽象的層級 / 25
2.4.3邏輯值係統 / 25
2.5組閤電路 / 26
2.5.1晶體管級描述 / 26
2.5.2門級描述 / 26
2.5.3運算級描述 / 27
2.5.4過程級描述 / 28
2.5.5實例化其他模塊 / 29
2.6時序電路 / 30
2.6.1寄存器和移位寄存器 / 31
2.6.2狀態機編碼 / 31
2.7完整示例（加法器） / 35
2.7.1控製/數據劃分 / 35
2.7.2加法器的設計規格 / 36
2.7.3CPU的實現 / 36
2.8測試平颱技術 / 40
2.8.1測試平颱技術 / 41
2.8.2簡單的組閤測試平颱 / 41
2.8.3簡單的時序測試平颱 / 42
2.8.4限製數據集 / 43
2.8.5同步數據和響應處理 / 44
2.8.6時間間隔 / 45
2.8.7文本IO / 45
2.8.8仿真代碼覆蓋率 / 47
2.9PLI基礎知識 / 48
2.9.1訪問例行程序 / 49
2.9.2HDL/PLI實現的步驟 / 49
2.9.3在HDL/PLI環境中注入故障 / 51
2.10小結 / 54
第3章　故障和缺陷建模 / 55
3.1故障建模 / 55
3.1.1故障抽象 / 56
3.1.2功能故障 / 58
3.1.3結構故障 / 58
3.2門級結構故障 / 60
3.2.1確認故障 / 60
3.2.2固定開路故障 / 61
3.2.3固定為0的故障 / 62
3.2.4固定為1的故障 / 62
3.2.5橋接故障 / 62
3.2.6狀態依賴型故障 / 63
3.2.7多故障 / 64
3.2.8單固定結構故障 / 64
3.2.9檢測單固定故障 / 70
3.3與門級故障相關的問題 / 71
3.3.1檢測橋接故障 / 71
3.3.2不可檢測的故障 / 72
3.3.3冗餘故障 / 72
3.4故障壓縮 / 72
3.4.1難以區分的故障 / 72
3.4.2等效單固定故障 / 73
3.4.3麵嚮門的故障壓縮 / 74
3.4.4麵嚮綫路的故障壓縮 / 75
3.4.5重匯聚扇齣的問題 / 76
3.4.6支配性故障壓縮 / 76
3.5基於Verilog的故障壓縮 / 78
3.5.1用於故障壓縮的Verilog測試平颱 / 78
3.5.2故障壓縮的PLI實現 / 79
3.6小結 / 83
第4章　故障仿真應用與方法 / 84
4.1故障仿真 / 84
4.1.1門級故障仿真 / 84
4.1.2故障仿真要求 / 85
4.1.3HDL環境 / 86
4.1.4時序電路故障仿真 / 90
4.1.5故障排除 / 91
4.1.6相關術語 / 91
4.2故障仿真應用 / 92
4.2.1故障覆蓋率 / 92
4.2.2測試生成中的故障仿真 / 94
4.2.3故障字典創建 / 95
4.3故障仿真技術 / 100
4.3.1串行故障仿真 / 102
4.3.2並行故障仿真 / 104
4.3.3並發故障仿真 / 107
4.3.4演繹故障仿真 / 109
4.3.5演繹故障仿真的比較 / 112
4.3.6關鍵路徑追蹤故障仿真 / 112
4.3.7微分故障仿真 / 115
4.4小結 / 115
第5章　測試嚮量生成方法及算法 / 116
5.1測試生成基礎知識 / 116
5.1.1布爾差分 / 116
5.1.2測試生成過程 / 118
5.1.3故障和測試 / 118
5.1.4術語和定義 / 119
5.2可控性和可觀察性 / 120
5.2.1可控性 / 120
5.2.2可觀察性 / 120
5.2.3基於概率的可控性和可觀察性 / 121
5.2.4SCOAP的可控性和可觀察性 / 126
5.2.5基於距離 / 130
5.3測試生成 / 130
5.3.1限製測試數量 / 130
5.3.2組閤電路測試生成 / 133
5.3.3時序電路的測試生成 / 139
5.4小結 / 142
第6章　確定性測試生成算法 / 143
6.1確定性測試生成方法 / 143
6.1.1雙階段測試生成 / 144
6.1.2麵嚮故障的測試生成基本原理 / 144
6.1.3D算法 / 149
6.1.4PODEM（麵嚮路徑的測試生成） / 156
6.1.5　其他確定性麵嚮故障的測試生成方法 / 161
6.1.6不依賴於故障的測試生成 / 162
6.2時序電路測試生成 / 163
6.3測試數據壓縮 / 165
6.3.1測試壓縮的形式 / 166
6.3.2測試兼容性 / 166
6.3.3靜態壓縮 / 168
6.3.4　動態壓縮 / 174
6.4小結 / 174
第7章　通過掃描法進行測試電路設計 / 175
7.1增加電路可測試性 / 175
7.1.1摺中方案 / 175
7.1.2測試時序電路 / 176
7.1.3組閤電路的可測試性 / 177
7.2可測試性插入 / 177
7.2.1改善可觀測性 / 177
7.2.2提高可控性 / 178
7.2.3共享可觀測性引腳 / 180
7.2.4　共享控製引腳 / 180
7.2.5降低選擇輸入 / 182
7.2.6同步控製和觀測 / 182
7.3全掃描可測試性設計技術 / 185
7.3.1全掃描插入 / 186
7.3.2觸發器結構 / 187
7.3.3全掃描設計與測試 / 192
7.4掃描結構 / 203
7.4.1全掃描設計 / 204
7.4.2映像寄存器可測試性設計 / 204
7.4.3局部掃描方法 / 206
7.4.4多掃描設計 / 209
7.4.5其他的掃描設計 / 210
7.5RTL掃描設計 / 211
7.5.1RTL設計全掃描 / 211
7.5.2RTL設計多鏈掃描 / 213
7.5.3RTL掃描設計 / 215
7.6小結 / 215
第8章標準IEEE測試訪問方法 / 217
8.1邊界掃描基礎知識 / 217
8.2邊界掃描結構 / 218
8.2.1測試訪問端口 / 218
8.2.2BS-1149.1寄存器 / 219
8.2.3TAP控製器 / 223
8.2.4解碼器單元 / 227
8.2.5選擇器和其他單元 / 227
8.3邊界掃描測試說明 / 227
8.4闆級掃描鏈結構 / 233
8.4.1單一串行掃描鏈 / 234
8.4.2具有單一控製測試端口的多掃描鏈 / 234
8.4.3具有一個TDI、TDO但有多個TMS的多掃描鏈 / 234
8.4.4多掃描鏈，多TAP / 235
8.5RTL邊界掃描 / 236
8.5.1為CUT插入邊界掃描測試硬件 / 236
8.5.2兩個模塊的測試案例 / 239
8.5.3虛擬邊界掃描測試機 / 239
8.6邊界掃描描述語言 / 245
8.7小結 / 247
第9章邏輯內建自測試 / 248
9.1內建自測試基本知識 / 248
9.1.1基於存儲器的內建自測試 / 248
9.1.2內建自測試的有效性 / 250
9.1.3內建自測試的類型 / 250
9.1.4設計一個內建自測試 / 251
9.2測試嚮量生成 / 253
9.2.1測試嚮量産生器的集成 / 253
9.2.2窮舉計數器 / 253
9.2.3環形計數器 / 254
9.2.4扭環計數器 / 255
9.2.5綫性反饋移位寄存器 / 256
9.3輸齣響應分析 / 263
9.3.1輸齣響應分析器集成 / 263
9.3.21字符計數器 / 264
9.3.3跳變計數器 / 266
9.3.4奇偶校驗 / 267
9.3.5串行LFSR / 267
9.3.6並行特徵信號分析 / 268
9.4內建自測試結構 / 270
9.4.1與內建自測試相關的術語 / 270
9.4.2集中式和獨立式闆級內建自測試結構 / 271
9.4.3內建評估和自檢 / 272
9.4.4測試接口 / 273
9.4.5LSSD片上自檢 / 275
9.4.6使用MISR和SRSG自測試 / 276
9.4.7並發的內建自測試 / 278
9.4.8BILBO / 279
9.4.9提高測試覆蓋率 / 280
9.5RTL內建自測試設計 / 280
9.5.1被測電路設計、仿真和綜閤 / 281
9.5.2RTS內建自測試插入 / 281
9.5.3配置RTS 內建自測試 / 286
9.5.4內建自測試的閤並配置 / 289
9.5.5STUMPS設計 / 289
9.5.6RTS和STUMPS的結果 / 292
9.6小結 / 292
0章測試壓縮 / 293
10.1測試數據壓縮 / 293
10.2壓縮方法 / 295
10.2.1基於代碼的方案 / 295
10.2.2基於掃描的方案 / 303
10.3解壓縮方法 / 309
10.3.1解壓縮的硬件結構 / 309
10.3.2周期性掃描鏈 / 311
10.3.3基於代碼的解壓縮 / 312
10.3.4基於掃描的解壓縮 / 317
10.4小結 / 317
1章通過MBIST測試存儲器 / 318
11.1存儲器測試 / 318
11.2存儲器結構 / 319
11.3存儲器故障模型 / 320
11.3.1固定故障 / 320
11.3.2轉換故障 / 320
11.3.3耦閤故障 / 320
11.3.4橋接和狀態耦閤故障 / 321
11.4功能測試方法 / 321
11.4.1March測試算法 / 321
11.4.2March-C算法 / 322
11.4.3MATS 算法 / 322
11.4.4其他的March測試 / 322
11.5MBIST方法 / 323
11.5.1簡單的March MBIST / 323
11.5.2March-C MBIST計數-排序器 / 328
11.5.3乾擾MBIST / 331
11.6小結 / 332
附錄A在協議感知自動測試設備上使用HDL / 333
附錄BPLI測試應用的門級組件 / 336
附錄C編程語言接口測試工具 / 338
附錄DIEEE 1149.1標準邊界掃描的Verilog描述 / 343
附錄E邊界掃描IEEE 1149.1標準虛擬測試機 / 349
附錄F由RTL綜閤生成的門級網錶（NetlistGen） / 359
參考書目 / 362

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