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內容簡介

本書為集成電路時序約束設計的指南，指導讀者通過指定的時序要求，充分發揮IC設計的性能。本書內容包括受時序約束的關鍵環節的設計流程、綜閤時序分析、靜態時序分析和布局布綫等。本書首先詳細講解時序要求的概念，然後詳細解釋如何將其應用於設計流程中的特定階段，後通過實踐介紹在Synopsys約束設計下（SDC）業界領先約束的格式。

目錄

目　　錄

譯者序

推薦序

前言

緻謝一

緻謝二

第1章　緒論 1

1.1　ASIC設計流程 1

1.2　FPGA設計流程 4

1.3　ASIC和FPGA設計流程中的時序約束 6

1.4　納米級設計中的時序約束問題 6

1.5　小結 7

第2章　綜閤的基礎知識 8

2.1　綜閤的解釋 8

2.2　時序約束在綜閤中的作用 8

2.2.1　優化 9

2.2.2　輸入重排序 9

2.2.3　輸入緩衝 10

2.2.4　輸齣緩衝 11

2.3　綜閤中麵臨的普遍問題 11

2.3.1　設計劃分 11

2.3.2　更新約束 12

2.3.3　多時鍾設計 12

2.4　小結 12

第3章　時序分析與約束 14

3.1　靜態時序分析 14

3.2　時序約束在STA中的作用 15

3.2.1　約束作為聲明 16

3.2.2　約束作為斷言 16

3.2.3　約束作為指令 16

3.2.4　約束作為異常 17

3.2.5　約束的角色變化 17

3.3　STA中的常見問題 18

3.3.1　無功能檢查 18

3.3.2　無聲明檢查 18

3.3.3　要求正確 18

3.3.4　約束中的常見錯誤 19

3.3.5　好約束的特徵 20

3.4　延遲計算與STA 21

3.5　時序路徑 21

3.5.1　起點和終點 22

3.5.2　打斷路徑 23

3.5.3　功能路徑與時序路徑 23

3.5.4　時鍾路徑與數據路徑 23

3.6　建立與保持 24

3.6.1　建立分析 24

3.6.2　保持分析 24

3.6.3　其他分析 25

3.7　裕度 25

3.8　片上變化 26

3.9　小結 27

第4章　通過Tcl擴展SDC 28

4.1　時序約束的曆史 28

4.2　Tcl基礎知識 29

4.2.1　Tcl變量 29

4.2.2　Tcl列錶 30

4.2.3　Tcl錶達式與運算符 31

4.2.4　Tcl的控製流語句 31

4.2.5　其他Tcl命令 33

4.3　SDC綜述 33

4.3.1　時序約束 34

4.3.2　麵積與功率約束 34

4.3.3　設計規則約束 34

4.3.4　接口約束 34

4.3.5　特定模式和配置約束 34

4.3.6　設計約束異常 35

4.3.7　其他命令 35

4.4　SDC中的設計查詢 35

4.5　SDC作為標準 36

4.6　小結 36

第5章　時鍾 37

5.1　時鍾周期和頻率 37

5.2　時鍾沿和占空比 38

5.3　creat_clock 39

5.3.1　定義時鍾周期 39

5.3.2　標識時鍾源 39

5.3.3　命名時鍾 40

5.3.4　指定占空比 40

5.3.5　同源多時鍾 41

5.3.6　注釋時鍾 42

5.4　虛擬時鍾 42

5.5　其他時鍾特徵 43

5.6　時鍾規格的重要性 43

5.7　小結 44

第6章　生成時鍾 45

6.1　時鍾分頻器 45

6.2　時鍾乘法器 46

6.3　時鍾門控 46

6.4　create_generated_clock 47

6.4.1　定義生成時鍾的對象 47

6.4.2　定義生成時鍾的源 48

6.4.3　時鍾命名 48

6.4.4　設定生成時鍾的特性 48

6.4.5　時鍾沿位移 51

6.4.6　多個同源時鍾 52

6.4.7　使能組閤電路路徑 53

6.5　生成時鍾相關的注意事項 54

6.6　小結 54

第7章　時鍾組 55

7.1　建立和保持時序檢查 55

7.1.1　高速至低速時鍾 56

7.1.2　低速至高速時鍾 57

7.1.3　多個時鍾於不同周期內同步 57

7.1.4　異步時鍾 58

7.2　邏輯和物理獨立時鍾 58

7.3　串擾 59

7.4　set_clock_group 60

7.5　時鍾組相關的注意事項 62

7.6　小結 62

第8章　其他時鍾特性 63

8.1　過渡時間 63

8.2　set_clock_transition 64

8.3　偏斜和抖動 65

8.4　set_clock_uncertainty 65

8.4.1　內部時鍾不確定度 66

8.4.2　交互時鍾不確定度 66

8.5　時鍾延遲 67

8.6　set_clock_latency 68

8.7　時鍾路徑的單邊性 70

8.8　set_clock_sense 71

8.9　理想網絡 72

8.10　小結 73

第9章　端口延遲 74

9.1　輸入有效 74

9.1.1　最小和最大有效時間 75

9.1.2　多時鍾 75

9.1.3　理解輸入信號的到達時間 76

9.2　輸齣要求 77

9.2.1　最小和最大要求時間 78

9.2.2　多個參考事件 78

9.2.3　理解輸齣要求時間 79

9.3　set_input_delay 79

9.3.1　時鍾規格 79

9.3.2　-level_sensitive 80

9.3.3　rise/fall 限定符 80

9.3.4　min/max限定符 81

9.3.5　-add_delay 81

9.3.6　時鍾延遲 82

9.3.7　完成輸入延遲約束 83

9.4　set_output_delay 83

9.4.1　時鍾規格 83

9.4.2　-level_sensitive 83

9.4.3　rise/fall限定符 84

9.4.4　min/max限定符 84

9.4.5　-add_delay 84

9.4.6　時鍾延遲 84

9.4.7　完成輸齣延遲約束 84

9.5　輸入延遲和輸齣延遲之間的關係 84

9.6　時序分析實例 85

9.6.1　輸入延遲：最大輸入延遲 86

9.6.2　輸入延遲：最小輸入延遲 87

9.6.3　輸齣延遲：最大輸齣延遲 87

9.6.4　輸齣延遲：最小輸齣延遲 88

9.7　負延遲 89

9.8　小結 90

第10章　完整的端口約束 91

10.1　驅動能力 91

10.2　驅動單元 93

10.3　輸入過渡 97

10.4　扇齣數 98

10.5　扇齣負載 98

10.6　負載 99

10.6.1　淨電容 99

10.6.2　調整引腳負載 99

10.6.3　負載類型 100

10.6.4　負載和扇齣負載 100

10.6.5　輸入負載 101

10.7　小結 101

第11章　虛假路徑 102

11.1　簡介 102

11.2　set_false_path 102

11.3　路徑規格 103

11.4　過渡過程規格 105

11.5　建立/保持規格

......

前言/序言

前　　言在當今的深亞微米世界中，對於設計人員而言，時序已經成為開發專用集成電路（ASIC）或片上係統（SoC）的重要挑戰。設計工程師在設計流程的不同階段之間進行多次循環迭代，以滿足時序要求。時序不僅是芯片的響應時間，還是芯片功能的一個組成部分，可以確保其能夠與係統上其他元器件無縫地通信。這就提齣瞭問題，什麼是時序？如何指定它？本書是一本實踐指南，有助於讀者編寫和理解集成電路設計中的時序約束。通過本書讀者將學習到如何有效和正確地編寫約束，以便實現IC或FPGA設計的期望性能，包括關於約束重用的注意事項。其覆蓋範圍包括受時序約束影響的設計流程的關鍵方麵，有綜閤、靜態時序分析以及布局布綫。本書詳細說明瞭指定時序要求所需要的概念，然後將其應用於設計流程中的特定階段，所有這些都包含在Synopsys設計約束（SDC）的上下文中，SDC是業界領先的用於指定約束的格式。

我們經常從許多設計工程師那裏聽到有一些書中介紹瞭綜閤和靜態時序分析等概念，這些概念涵蓋瞭時序約束，但從來沒有詳細描述過。根據我們多年在時序特性描述、延遲計算、時序分析以及創建和驗證約束等領域的工作，本書介紹瞭指定時序要求所需的概念。

本書結構下麵是本書的結構安排。

第1～3章介紹時序分析的主題，包括其在設計周期背景下的需求。這些章節中的描述是與供應商、語言和格式無關的。

第4章提供Tcl語言的概述，因為SDC（Synopsys設計約束）是Tcl的擴展。本章還介紹SDC的概念。

可以將前4章看作入門部分。

第5～8章一同構成討論時鍾的部分，介紹如何應用與時鍾相關的約束。這些章介紹各種時鍾及其關係，以及如何在SDC中指定它們。

第9章和第10章介紹如何對其餘的（非時鍾）端口應用約束。有瞭這部分內容，就覆蓋瞭所有的主要端口。

第11～13章介紹對時序異常的需求。這些章介紹如何在SDC中正確地指定異常。

第14章和第15章涉及更專業的話題，這些概念較少論及個彆的約束。相反，它們深入瞭解設計團隊是如何管理大量的約束的，因為它們在跨流程時從前端到後端，將完整的設計劃分成電路單元，然後再整閤各個電路單元。

第16章介紹一些其他的SDC命令，這些命令可能會對時序分析産生影響。

本書還有一些命令沒有涵蓋。但是，通過本書可以對時序分析和SDC有基本瞭解，用戶可以輕鬆理解其餘的任何命令，包括SDC未來版本中可能齣現的任何擴展。

支持SDC的大多數工具通常還允許對SDC進行一些擴展，以便使用特定工具實現更高的準確性或更好的易用性。第17章概述針對Xilinx Vivado擴展的SDC時序約束。

其他資源SDC是由Synopsys公司發布的開源版本。SDC文檔和解析器可從Synopsys網站免費下載。

意見反饋我們已盡最大努力來提供準確的概念描述。也得到瞭業內一些專傢的幫助，以檢查素材的準確性。但是，如果你發現一些描述混亂或有錯誤的地方，請告知我們。

祝閱讀愉快！

Sanjay Churiwala　　Sridhar Gangadharan　　緻　謝　一我要感謝Mark Aaldering，他首先告訴我需要一本關於SDC的書。他介紹說，越來越多的工具正在轉嚮SDC，卻沒有關於這個主題的書籍。隨著Xilinx接納瞭SDC，將有更多Xilinx FPGA的用戶需要學習SDC。

還要感謝我的朋友Sridhar Gangadharan，感謝他為編寫本書所做的努力。

感謝Springer的Charles Glaser，因為他很容易地接受瞭我們對這本書的提議。

我想把這本書獻給那些幫我理解SDC和時序約束的人，具體是我受益於他們在我職業生涯的不同階段對於時序分析主題的大量討論。這個列錶並不詳盡，一些著名的人包括Fred Revenu （Xilinx）、Greg Daughtry （Xilinx）、Nupur Gupta （ST Microelectronics）、Pankaj Jain （ST Microelectronics）、Olivia Riewer （ST Microelectronics）、K A Rajagopalan （Texas Instruments）、Subrangshu （Shubro） Das （Texas Instruments）、Satish Soman （Atrenta）、Manish Goel （Atrenta）、Shaker Sharwary （Atrenta） Pratyush Prasoon （Cadence）、Sneh Saurabh （Cadence）， Girjesh Soni （Synopsys）， Rohan Gaddh （目前，迴到學校），等等。

綜閤與時序分析的設計約束：Synopsys設計約束（SDC）實用指南 下載 mobi epub pdf txt 電子書

評分☆☆☆☆☆

寫的很詳細，而且易懂，是時序方麵的好書！值得看一看！

評分☆☆☆☆☆

一般般，講的不是很全麵

評分☆☆☆☆☆

寫的很詳細，而且易懂，是時序方麵的好書！值得看一看！

評分☆☆☆☆☆

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評分☆☆☆☆☆

不錯的書，有點啓發，可以一讀

評分☆☆☆☆☆

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