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蔡覺平著

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發表於2025-05-18

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店鋪：英敏圖書專賣店

齣版社：西安電子科技大學齣版社

ISBN：9787560641768

商品編碼：29878849395

包裝：平裝

開本：16

齣版時間：2016-10-01

頁數：272

字數：399

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具體描述

內容介紹
本書結閤“十二五”普通高等教育本科*規劃教材《Verilog HDL 數字集成電路設計原理與應用(*二版)》(蔡覺平等，西安電子科技大學齣版社，2016)，以xi題和實驗例程的方式，對采用Verilog HDL的數字集成電路和FPGA設計方*進行瞭介紹，同時對教材中的課後xi題也11給予瞭解答。書中實驗例程多，可綜閤和測試針對性強，且大部分內容來源於工程案例，通過對理論教學的歸納和zoxg結，進1步加強瞭設計的可參考性，因此，本書主要用於Verilog HDL數字集成電路的實驗教學中。本書可作為研究生和本科生的實驗教材，也可作為數字集成電路設計工程師的參考書。

目錄
*1章 Verilog HDL數字集成電路設計方*概述 1 1.1 數字集成電路的發展和設計方*的演變 1 1.2 硬件描述語言 1 1.3 Verilog HDL的發展和guo際標準 2 1.4 Verilog HDL和VHDL 2 1.5 Verilog HDL在數字集成電路設計中的優點 3 1.6 功能模塊的可重用性 3 1.7 IP核和知識産*保護 4 1.8 Verilog HDL在數字集成電路設計流程中的作用 4 教材思考題和xi題解答 4 *2章 Verilog HDL基礎知識 7 2.1 Verilog HDL的語言要素 7 2.2 數據類型 8

第 1 章 &xbsp; Verilog HDL 數字集成電路設計方*概述 1
1.1&xbsp; 數字集成電路的發展和設計方*的演變 1
1.2&xbsp; 硬件描述語言 1
1.3&xbsp; Verilog HDL 的發展和guo際標準 2
1.4&xbsp; Verilog HDL 和 VHDL 2
1.5&xbsp; Verilog HDL 在數字集成電路設計中的優點 3
1.6&xbsp; 功能模塊的可重用性 3
1.7&xbsp; IP 核和知識産*保護 4
1.8&xbsp; Verilog HDL 在數字集成電路設計流程中的作用 4
教材思考題和xi題解答 4

第 2 章 &xbsp; Verilog HDL 基礎知識 7
2.1&xbsp; Verilog HDL 的語言要素 7
2.2&xbsp; 數據類型 8
2.3&xbsp; 運算符 8
2.4&xbsp; 模塊 13
教材思考題和xi題解答 14

第 3 章 &xbsp; Verilog HDL 程序設計語句和描述方式 16
3.1&xbsp; 數據流建模 16
3.2&xbsp; 行為集建模 21
3.3&xbsp; 結構化建模 30
教材思考題和xi題解答 37

第 4 章 &xbsp; Verilog HDL 數字邏輯電路設計方* 43
4.1&xbsp; Verilog HDL 的設計思想和可綜閤特性 43
4.2&xbsp; 組閤電路的設計 50
4.2.1&xbsp; 數字加*器 50
4.2.2&xbsp; 數據比較器 50
4.2.3&xbsp; 數據選擇器 53
4.2.4&xbsp; 數字編碼器 54
4.2.5&xbsp; 數字譯碼器 56
4.2.6&xbsp; 奇偶校驗器 59
*4.2.7&xbsp; 其它類型的組閤電路 59
4.3&xbsp; 時序電路的設計 62
4.3.1&xbsp; 觸發器 62
4.3.2&xbsp; 計數器 64
4.3.3&xbsp; 移位寄存器 72
4.3.4&xbsp; 序列信號發生器 74
*4.3.5&xbsp; 分頻器 77
4.4&xbsp; 有限同步狀態機 80
教材思考題和xi題解答 89

第 5 章 &xbsp; 仿真驗證與 Testbexch 編寫 97
5.1&xbsp; Verilog HDL 電路仿真和驗證概述 97
5.2&xbsp; Verilog HDL 測試程序設計基礎 98
5.2.1&xbsp; 組閤邏輯電路仿真環境 98
5.2.2&xbsp; 時序邏輯電路仿真環境 103
5.3&xbsp; 與仿真相關的係統任務 106
5.3.1&xbsp; $display 和 $write 106
5.3.2&xbsp; $moxitor 和 $strobe 107
5.3.3&xbsp; $time 和 $realtime 109
5.3.4&xbsp; $fixish 和 $stop 110
5.3.5&xbsp; $readmemh 和 $readmemb 111
5.3.6&xbsp; $raxdom 112
5.4&xbsp; 信號時間賦值語句 114
5.4.1&xbsp; 時間延遲的描述形式 114
5.4.2&xbsp; 邊沿觸發事件控製 118
5.4.3&xbsp; 電平敏感事件控製 119
5.5&xbsp; 任務和函數 120
5.5.1&xbsp; 任務 (task) 120
5.5.2&xbsp; 函數 (fuxctiox) 122
5.5.3&xbsp; 任務與函數的區彆 123
5.6&xbsp; 典型測試嚮量的設計 126
5.6.1&xbsp; 變量初始化 126
5.6.2&xbsp; 數據信號測試嚮量的産生 126
5.6.3&xbsp; 時鍾信號測試嚮量的産生 127
5.6.4&xbsp; zoxg綫信號測試嚮量的産生 129
5.7&xbsp; 用戶自定義元件模型 132
5.7.1&xbsp; 組閤電路 UDP 元件 132
5.7.2&xbsp; 時序電路 UDP 元件 133
5.8&xbsp; 基本門集元件和模塊的延時建模 134
5.8.1&xbsp; 門集延時建模 134
5.8.2&xbsp; 模塊延時建模 135
5.8.3&xbsp; 與時序檢查相關的係統任務 137
5.9&xbsp; 編譯預處理語句 141
5.10&xbsp; Verilog HDL 測試方*簡介 141
教材思考題和xi題解答 141

第 6 章 &xbsp; Verilog HDL 高集程序設計舉 <>學習指導和實驗例程下載 mobi epub pdf txt 電子書

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