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內容簡介

　　《全國普通高等院校電子信息規劃教材：EDA技術與應用》以Altera公司的EPIC3型FPGA為藍本，詳細介紹瞭EPIC3的內部結構及功能設計、Altera的FPGA設計工具QuartusⅡ的設計方法以及VHDL硬件描述語言，並通過相應的實例分析、實例設計和拓展思維訓練三個環節，引導讀者能夠快速掌握FPGA的設計方法和設計理念，並通過訓練逐步提高自己的設計水平。在每章後麵還附有習題，便於讀者學習和教學使用。
　　《全國普通高等院校電子信息規劃教材：EDA技術與應用》可以作為高等院校電子工程、通信、工業自動化、計算機應用技術等學科的本科生或研究生的電子設計或EDA技術課程的教材和實驗指導書，也可作為相關專業技術人員的參考書。

內頁插圖

目錄

第1章 緒論
1.1 PLD的分類
1.2 PLD設計的基本流程
1.2.1 設計輸入
1.2.2 設計綜閤
1.2.3 仿真驗證
1.2.4 設計實現
1.2.5 下載驗證
1.3 PLD設計的常用工具
1.3.1 Altera公司設計開發工具
1.3.2 Xilinx公司設計開發工具
1.4 PLD技術發展趨勢
習題

第2章 EPIC3型FPGA結構
2.1 邏輯陣列塊
2.1.1 LAB連接
2.1.2 LAB控製信號
2.2 邏輯單元
2.2.1 LUT鏈和寄存器鏈
2.2.2 addnsub信號
2.2.3 LE操作模式
2.3 多路徑互連
2.3.1 行互連
2.3.2 列互連
2.4 嵌入式存儲器
2.4.1 存儲器模式
2.4.2 奇偶位支持
2.4.3 移位寄存器支持
2.4.4 存儲器大小配置
2.4.5 字節使能
2.4.6 控製信號和M4K接口
2.4.7 獨立時鍾模式
2.4.8 輸入／輸齣時鍾模式
2.4.9 讀／寫時鍾模式
2.4.10 單端口模式
2.5 全局時鍾網絡和鎖相環
2.5.1 全局時鍾網絡
2.5.2 雙用途時鍾管腳
2.5.3 組閤資源
2.5.4 鎖相環
2.5.5 時鍾的倍頻和分頻
2.5.6 外部時鍾輸入
2.5.7 外部時鍾輸齣
2.5.8 時鍾反饋
2.5.9 相移
2.5.10 鎖定檢測信號
2.5.11 可編程占空比
2.5.12 控製信號
2.6 輸入／輸齣結構
2.6.1 外部RAM接口
2.6.2 DDR SDRAM和FCRAM
2.6.3 可編程驅動能力
2.6.4 可編程上拉電阻
2.7 IEEE標準1149.1（JTAG）邊界掃描支持
習題

第3章 基於QuartusⅡ的FPGA設計方法
3.1 QuartusⅡ軟件的設計輸入
3.1.1 文本編輯器
3.1.2 模塊和符號編輯器
3.1.3 MegaWizard插件管理器
3.1.4 QuartusⅡ支持的其他設計輸入
3.2 QuartusⅡ軟件的設計約束
3.2.1 分配編輯器
3.2.2 引腳規劃器
3.2.3 Settings對話框
……

第4章 VHDL硬件描述語言
第5章 FPGA設計實例
參考文獻

精彩書摘

　　當M4K RAM塊被配置為RAM或ROM時，設計者可以使用一個初始化文件預先加載存儲器的內容。
　　隻要兩個獨立的塊中的每一個空間大小等於或小於M4K存儲空間大小的一半，兩個單端口存儲器塊可以實現在一個單獨的M4K塊。
　　QuartusⅡ軟件通過將多個M4K存儲器塊組閤起來可以自動實現更大的存儲器。例如，兩個256×16位RAM塊可以被結閤起來，生成一個256×32位的RAM塊，存儲器的性能也不會因為使用允許的最大字寬而降低。使用小於最大字寬的邏輯存儲器塊將物理塊並聯起來，可以消除任何外部控製邏輯所能增加的延遲。要創建一個更大的高速存儲器塊，QuartusⅡ軟件自動將存儲器塊和LE控製邏輯結閤起來。
　　2.4.2 奇偶位支持
　　M4K塊為每個字節提供一位奇偶校驗位，即一個M4K塊共有4608位的奇偶校驗位。校驗位配閤內部LE邏輯可以實現采用奇偶校驗的檢錯功能，以確保數據的完整性。設計者還可以使用奇偶校驗位的存儲空間來存儲用戶指定的控製位。在寫操作期間，字節使能可用於數據輸入屏蔽。
　　2.4.3 移位寄存器支持
　　設計者可以將M4K存儲器塊配置成移位寄存器來實現一些數字信號處理方麵的應用，如僞隨機數發生器，多通道濾波，自相關，互相關等功能。這些和其他數字信號處理應用需要本地數據存儲，傳統上是由標準觸發器來實現的，這些標準觸發器要實現大的移位寄存器，會迅速消耗大量的邏輯單元和布綫資源，而使用嵌入式存儲器作為移位寄存器塊，既可以節省邏輯單元和布綫資源，又可以使用專用電路以大大提高實現的效率。
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前言/序言

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