Cadence高速電路闆設計與實踐（第2版） pdf epub mobi txt 電子書 下載 2025

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周潤景 著

圖書標籤:

• 高速電路闆設計
• Cadence
• PCB設計
• 信號完整性
• 電源完整性
• 電磁兼容性
• PCB實踐
• 電子工程
• 電路設計
• 第二版

齣版社： 電子工業齣版社

ISBN：9787121298585

版次：2

商品編碼：12035090

包裝：平裝

叢書名： 電子工程師成長之路

開本：16開

齣版時間：2016-09-01

用紙：膠版紙

頁數：356

字數：570000

正文語種：中文

內容簡介

　　本書以Cadence Allegro SPB 16.6軟件為基礎，從設計實踐的角度齣發，以具體電路為範例，以PCB設計流程為順序，由淺入深地介紹元器件建庫、原理圖設計、信號完整性設計、布局、布綫、規則設置、後處理等PCB設計的全過程。本書主要內容包括原理圖輸入、元器件數據集成管理環境的使用、PCB信號完整性設計基礎知識、PCB設計，以及後期電路設計處理需要掌握的各項技能等。無論是前端開發（原理圖設計），還是PCB設計、PCB布綫實體的架構，本書都有全麵詳細的講解，極具參考和學習價值。為便於讀者閱讀、學習，特提供本書範例的下載資源，請訪問http：//yydz.phei.com.cn網站，到“資源下載”欄目下載。

作者簡介

　　周潤景教授，中國電子學會高級會員，IEEE/EMBS會員，國傢自然科學基金項目"高速數字係統的信號與電源完整性聯閤設計與優化”等多項***、省部級科研項目負責人，主要從事模式識彆與智能係統、控製工程的研究與教學工作，具有豐富的教學與科研經驗。

目錄

第1章 Cadence Allegro SPB 16．6簡介
1．1 概述
1．2 功能特點
1．3 設計流程
第2章 Capture原理圖設計工作平颱
2．1 Design Entry CIS軟件功能介紹
2．2 原理圖工作環境
2．3 設置圖紙參數
2．4 設置打印屬性
第3章 製作元器件及創建元器件庫
3．1 OrCAD\Capture元器件類型與元器件庫
3．2 創建新工程
3．3 創建復閤封裝元器件
3．4 創建其他元器件
習題
第4章 創建新設計
4．1 原理圖設計規範
4．2 Capture基本名詞術語
4．3 放置元器件
4．4 創建分級模塊
4．5 修改元器件序號與元器件值
4．6 連接電路圖
4．7 添加網絡組
4．8 標題欄的處理
4．9 添加文本和圖像
4．10 CIS抓取網絡元器件
習題
第5章 PCB設計預處理
5．1 編輯元器件的屬性
5．2 Capture到Allegro PCB Editor的信號屬性分配
5．3 建立差分對
5．4 Capture中總綫（Bus）的應用
5．5 元器件的自動對齊與排列
5．6 原理圖繪製後續處理
5．6．1 設計規則檢查
5．6．2 迴注（Back Annotation）
5．6．3 自動更新元器件或網絡的屬性
5．6．4 生成網絡錶
5．6．5 生成元器件清單和交互參考錶
5．6．6 元器件屬性參數的輸齣與輸入
習題
第6章 Allegro的屬性設置
6．1 Allegro的界麵介紹
6．2 設置工具欄
6．3 定製Allegro環境
6．4 定義和運行腳本
6．5 屬性參數的輸入與輸齣
習題
第7章 焊盤製作
7．1 基本概念
7．2 熱風焊盤的製作
7．3 貫通孔焊盤的製作
7．4 貼片焊盤的製作
第8章 元器件封裝的製作
8．1 封裝符號基本類型
8．2 集成電路封裝的製作
8．3 連接器（IO）封裝的製作
8．4 分立元器件（DISCRETE）封裝的製作
8．4．1 貼片式分立元器件封裝的製作
8．4．2 直插式分立元器件封裝的製作
8．4．3 自定義焊盤封裝製作
8．4．4 使用閤並Shape創建組閤幾何圖形
習題
第9章 PCB的建立
9．1 建立PCB
9．1．1 使用PCB嚮導（Board Wizard）建立4層PCB
9．1．2 建立PCB機械符號
9．2 建立Demo設計文件
9．3 輸入網絡錶
習題
第10章 PCB設計基礎
10．1 PCB相關問題
10．2 地平麵與地跳躍
10．3 PCB的電氣特性
10．4 PCB布局/布綫注意事項
10．4．1 元器件的布局
10．4．2 PCB疊層設置
10．4．3 綫寬和綫間距
第11章 設置設計約束
11．1 間距約束設置
11．2 物理規則設置
11．3 設定設計約束（Design Constraints）
11．4 設置元器件/網絡屬性
習題
第12章 布局
12．1 規劃PCB
12．2 手工擺放元器件
12．3 按Room快速擺放元器件
12．4 原理圖與Allegro交互擺放
12．5 交換
12．6 排列對齊元器件
12．7 使用PCB Router自動布局
習題
第13章 敷銅
13．1 基本概念
13．2 為平麵層建立形狀（Shape）
13．3 分割平麵
13．4 分割復雜平麵
習題
第14章 布綫
14．1 布綫的基本原則
14．2 布綫的相關命令
14．3 定義布綫的格點
14．4 手工布綫
14．5 扇齣（Fanout By Pick）
14．6 群組布綫
14．7 自動布綫的準備工作
14．8 自動布綫
14．9 控製並編輯綫
14．9．1 控製綫的長度
14．9．2 差分布綫
14．9．3 添加T點
14．9．4 45°角布綫調整（Miter By Pick）
14．9．5 改善布綫的連接
14．10 優化布綫（Gloss）
習題
第15章 後處理
15．1 重新命名元器件序號
15．2 迴注（Back Annotation）
15．3 文字麵調整
15．4 建立絲印層
15．5 建立孔位圖
15．6 建立鑽孔文件
15．7 建立Artwork文件
15．8 輸齣底片文件
15．9 瀏覽Gerber文件
習題
第16章 Allegro其他高級功能
16．1 設置過孔的焊盤
16．2 更新元器件封裝符號
16．3 Net和Xnet
16．4 技術文件的處理
16．5 設計重用
16．6 DFA檢查
16．7 修改env文件
習題
附錄A 使用LP Wizard自動生成元器件封裝
A．1 製作QFN封裝
A．2 製作BGA封裝

前言/序言

　　在各種電子設計工具中，Cadence具有集仿真、設計、分析於一體的架構，充分考慮瞭如今電子設計團隊閤作的方式，有非常完善的團隊組織與分工模塊，並且在每個模塊、工具的銜接上都做得非常完善、到位。對於有一定電子設計基礎的設計師來說，Cadence可謂是設計工作的最優之選。
　　Cadence最新的PCB設計解決方案OrCAD 16.6提供瞭許多新的性能，增強瞭設計定製能力，並進行瞭重大的性能改善，從而幫助設計師在更短的設計周期內，以更可控的方式完成産品的設計。OrCAD 16.6實現瞭一項重大技術突破，即支持設計師從原理圖設計階段開始實現全流程的信號完整性仿真分析。這樣的設計流程實現瞭高度自動化，改善瞭仿真的易學性和易用性。此外，該設計流程可以有效提高設計分析的效率，尤其對高速數字電路的設計與仿真來說更為突齣。
　　OrCAD 16.6 PCB設計解決方案增強瞭用戶定製功能，模擬性能提高瞭20%，使用戶可以更快、更有預見性地創建産品。同時，新型信號集成流引入瞭更高層次的自動化水平，使得快速設計所需要的預布綫拓撲、約束開發和發展的性能導嚮數字電路模擬具有瞭更好的可用性和生産率。
　　OrCAD 16.6 PSpice通過改善模擬集閤和平均提高20%的模擬速度，提高瞭用戶的生産效率；通過引入多核模擬支持係統，包括大型設計、MOSFETs和BJTs等復雜模型支配的設計，使設計性能得到顯著提高。
　　OrCAD 16.6版本的新型擴展信號集成流提供瞭OrCAD Capture和OrCAD PCB SI産品之間的無縫雙嚮界麵。這種新型集成實現瞭簡化預布綫拓撲、約束開發的自動化和全麵的設計方法，提高生産效率約100%。OrCAD 16.6同時還擴展瞭Tcl編程功能和OrCAD Capture到PSpice的應用方法。因此，用戶可以在標準的“即取即用”解決方案所能提供的範圍外擴展和定製其模擬數據和環境。通過Tcl調用模擬數據和環境，用戶可以利用自定義等方式和方程式來定製允許任何參數、map用戶參數或PSpice程序的模擬。
　　Cadence有非常強大的功能，但限於篇幅無法全麵介紹，不過本書還是在一個四層闆例程的基礎上對PCB設計的基礎流程做瞭相對比較詳細的講解和介紹。
　　本書由周潤景、張晨編著，其中張晨編寫瞭第5章和第6章，其餘章節由周潤景編寫。全書由周潤景教授統稿。參加本書編寫的還有薑攀、托亞、王洪艷、張龍龍、劉曉霞、薑曉黎、何茹、蔣詩俊、賈雯、張紅敏、張麗敏、周敬和宋誌清。
　　由於作者水平有限，書中不妥之處敬請廣大讀者批評指正。
　　編者著

《精密設計：印製電路闆的高速信號完整性解析》 前言 在信息技術飛速發展的今天，電子設備的性能迭代已經成為常態。從智能手機到高性能服務器，再到尖端的通信設備，一切的進步都離不開核心部件——印製電路闆（PCB）的不斷革新。然而，當電路的工作頻率不斷攀升，信號傳輸的速度逼近物理極限時，傳統的設計理念和方法已經難以滿足需求。電磁乾擾（EMI）、串擾（Crosstalk）、反射（Reflection）、損耗（Loss）等一係列高速信號完整性（Signal Integrity, SI）問題，如同隱形的礁石，隨時可能讓精心設計的電路遭遇性能瓶頸甚至徹底失效。 本書旨在為廣大電子工程師、硬件設計師、信號完整性工程師以及對高速PCB設計感興趣的科研人員，提供一套係統、深入且實用的高速信號完整性設計理論與實踐指南。我們不僅僅關注“怎麼做”，更注重“為什麼這麼做”，力求從根本上理解高速信號在PCB上傳輸的物理機製，從而掌握在設計之初就規避潛在問題的能力，並具備解決復雜SI問題的技巧。 本書內容涵蓋瞭高速信號完整性設計中的關鍵要素，從基礎的傳輸綫理論到復雜的電磁場耦閤，從具體的PCB材料選擇到精密的疊層結構設計，再到實際的仿真工具運用以及測試驗證方法。我們力求內容詳實，理論嚴謹，並輔以豐富的案例分析，幫助讀者將抽象的理論概念轉化為具體的工程實踐。 第一章：高速信號傳輸的物理基礎 理解高速信號完整性，首先需要掌握其背後的物理原理。本章將深入探討電磁波在傳輸綫上的傳播特性。我們將從麥剋斯韋方程組齣發，迴顧並闡述傳輸綫理論的核心概念，包括特性阻抗（Characteristic Impedance）、延遲（Delay）、反射（Reflection）以及損耗（Loss）。 傳輸綫的概念與分類： 詳細介紹微帶綫（Microstrip）、帶狀綫（Stripline）等典型傳輸綫結構，分析它們在不同介質和幾何結構下的阻抗特性。 信號的上升/下降時間與帶寬： 解釋信號的上升/下降時間與高頻成分之間的關係，以及信號帶寬對PCB設計的影響。 阻抗匹配的意義與重要性： 深入闡述阻抗失配導緻反射的原理，以及良好的阻抗匹配如何最大程度地減小信號失真，提高信號質量。 信號的傳播延遲與時序： 分析信號在傳輸綫上的傳播速度，以及多條信號綫之間的延遲差異對時序産生的挑戰。 介質損耗與導體損耗： 探討PCB材料介質損耗（Dielectric Loss）和銅箔導體損耗（Conductor Loss）對高速信號衰減的影響，以及如何選擇低損耗材料來緩解這些問題。 第二章：高速信號完整性的關鍵問題分析 本章將聚焦於高速信號傳輸中常見的、也是最具挑戰性的信號完整性問題，並對其成因和影響進行深入剖析。 反射（Reflection）： 詳細講解阻抗不連續點（如連接器、過孔、焊盤等）如何産生信號反射，反射信號如何疊加在原始信號上，導緻過衝（Overshoot）、下衝（Undershoot）和振鈴（Ringing）。 串擾（Crosstalk）： 分析相鄰信號綫之間由於電磁場耦閤産生的串擾現象，包括前嚮串擾（Forward Crosstalk）和後嚮串擾（Backward Crosstalk），以及串擾對接收端信號的乾擾。 損耗（Losses）： 細緻闡述介質損耗和導體損耗在不同頻率下的錶現，特彆是趨膚效應（Skin Effect）和介電損耗角正切（Dissipation Factor）對高速信號的影響。 電源完整性（Power Integrity, PI）與信號完整性的關聯： 探討電源噪聲如何通過電源網絡耦閤到信號路徑，影響信號質量，以及良好的電源分配網絡（PDN）設計對SI的重要性。 EMI/EMC（電磁乾擾/電磁兼容性）： 簡要介紹高速信號傳輸過程中可能産生的電磁輻射，以及這些輻射對其他設備的潛在乾擾，並與SI問題進行關聯。 第三章：PCB材料與疊層結構設計 PCB的材料選擇和疊層結構是決定高速信號傳輸性能的基石。本章將從材料特性和結構設計兩個維度，闡述如何優化PCB以滿足高速信號的要求。 PCB基闆材料的選擇： 詳細介紹不同類型PCB材料（如FR-4、高頻闆材、低損耗闆材）的介電常數（Dielectric Constant, Dk）、損耗因子（Dissipation Factor, Df）、熱穩定性等關鍵參數，以及它們對信號速度和損耗的影響。 疊層結構的設計原則： 闡述如何根據信號的速率、阻抗要求、串擾敏感度等因素，設計閤理的PCB疊層結構。重點介紹微帶綫和帶狀綫的阻抗控製，以及地平麵（Ground Plane）和電源平麵（Power Plane）的布局策略。 差分信號對（Differential Pair）的布綫： 詳細講解差分信號傳輸的原理，如何通過控製差分對的長度匹配、間距和蛇行走綫來減小串擾和提高共模抑製比（Common-Mode Rejection Ratio, CMRR）。 過孔（Via）的設計與優化： 分析過孔對阻抗連續性和信號反射的影響，介紹如何通過減小過孔的寄生電感和電容，以及采用盲/埋孔、背鑽（Back-drilling）等技術來改善信號質量。 電源分配網絡（PDN）的設計： 強調良好的PDN設計對於SI的重要性，包括去耦電容（Decoupling Capacitor）的選型和布局、電源和地平麵的設計，以及如何通過仿真來評估PDN的阻抗。 第四章：PCB布局與布綫規則 布局和布綫是SI設計的具體實踐環節。本章將提供一套詳細的PCB布局與布綫規則，指導工程師如何在實際操作中實現良好的信號完整性。 元器件的布局策略： 強調將高速器件靠近擺放，縮短關鍵信號路徑，以及閤理安排電源和地綫的連接。 信號的布綫規則： 詳細闡述阻抗匹配布綫、差分對布綫、避免急轉彎、保持走綫長度一緻等原則。 迴流路徑（Return Path）的分析與控製： 重點講解信號迴流路徑的重要性，以及如何通過設置完整的地平麵來確保信號電流的最小迴流路徑，從而減小EMI和串擾。 串擾的預防與抑製： 提供具體的布綫間距建議、地綫隔離策略，以及如何利用仿真工具來識彆和解決潛在的串擾問題。 關鍵信號的處理： 針對時鍾信號、數據總綫、接口信號等不同類型的關鍵信號，提供專門的布綫建議和注意事項。 第五章：高速信號完整性仿真與分析 在設計流程中，仿真工具是不可或缺的，它能夠幫助工程師在實際製造前發現和解決SI問題。本章將介紹主流的SI仿真軟件的使用方法和分析技巧。 仿真工具的概述： 介紹市麵上常見的SI仿真軟件（如HyperLynx, ANSYS SIwave, Sigrity等）及其主要功能。 仿真模型的建立： 講解如何從PCB設計文件（如Gerber, ODB++）中提取幾何信息，如何準確建立元器件模型（如S參數模型），以及如何建立電源網絡模型。 仿真結果的解讀： 詳細闡述各種仿真結果的含義，包括眼圖（Eye Diagram）、S參數、瞬態響應、串擾分析報告等。 關鍵參數的仿真分析： 如何通過仿真來評估阻抗、反射、串擾、損耗等關鍵SI參數。 仿真驅動的設計（DFSI）： 強調將仿真結果反饋到設計流程中，從而實現迭代優化，以達到最佳的信號完整性。 第六章：高速信號完整性測試與驗證 仿真結果需要在實際産品中得到驗證。本章將介紹如何進行高速信號完整性測試，以及如何根據測試結果來評估設計性能。 測試設備的介紹： 詳細介紹高速示波器、嚮量網絡分析儀（VNA）、探頭等關鍵測試設備。 測試方法的選擇： 介紹不同測試場景下的測試方法，包括時域反射（TDR）、時域傳輸（TDT）、眼圖測試、S參數測量等。 測試點的選擇與設計： 講解如何選擇閤理的測試點，以及在PCB設計中預留測試接口的重要性。 測試結果的分析與解讀： 如何將測試結果與仿真結果進行比對，分析設計中可能存在的問題。 失效分析與改進： 當測試結果不理想時，如何通過分析來定位問題根源，並提齣改進方案。 第七章：案例分析與實踐經驗分享 理論結閤實踐是提升工程師能力的最佳途徑。本章將通過分析實際的高速PCB設計案例，分享工程師在SI設計過程中遇到的挑戰和解決經驗。 不同應用場景下的SI挑戰： 例如，針對PCIe、DDR、USB等高速接口的設計挑戰，以及服務器、通信設備等不同應用場景下的SI設計考量。 典型SI問題的解決思路： 通過具體案例，演示如何運用本教材中的理論和方法來解決實際遇到的反射、串擾、損耗等問題。 設計中的權衡與取捨： 高速SI設計往往需要在性能、成本、可製造性之間進行權衡，本章將分享一些實際的權衡經驗。 從失敗案例中學習： 分析一些典型的高速SI設計失敗案例，總結經驗教訓，避免重蹈覆轍。 結語 高速信號完整性設計是一門融閤瞭物理學、電磁學、電子工程以及計算機科學的綜閤性學科。隨著電子設備性能的不斷提升，SI設計的重要性日益凸顯。本書力求為讀者提供一個堅實的理論基礎和一套實用的實踐指導，希望能夠幫助工程師們在復雜的高速世界中遊刃有餘，設計齣性能卓越、穩定可靠的電子産品。精益求精，方能臻於至善。 緻謝 （此處可根據實際情況填寫作者對貢獻者、審閱者、傢人的感謝）

評分☆☆☆☆☆

天哪，終於盼到這本《Cadence高速電路闆設計與實踐（第2版）》瞭！當初為瞭學習Allegro做高速闆，到處找資料，什麼教程、博客、論壇都看遍瞭，可總覺得零散，不成體係。尤其是遇到一些棘手的布綫問題，比如差分信號的阻抗匹配、時序要求嚴格的信號綫怎麼走纔能減少串擾，還有疊層設計裏的一些微妙之處，簡直讓人頭大。之前看的第一版雖然也很不錯，但畢竟時間久遠，很多新工藝、新器件的應用講得不夠深入。這次的第二版，聽說在這些方麵都有更新，我特彆期待能夠看到更貼閤實際、更前沿的案例分析，比如PCIe、DDR4/5這類高速接口的設計要點，以及RF電路在PCB上的實現方法。我從事PCB設計多年，深知理論知識要結閤實際操作纔能真正轉化為能力。所以，我非常希望這本書能像一個經驗豐富的老師傅，用深入淺齣的語言，結閤大量的實戰經驗，帶領我攻剋那些讓我頭疼的高速設計難點，讓我能更快地成長，設計齣更可靠、性能更卓越的電路闆。

評分☆☆☆☆☆

我之前接觸過一些關於高速PCB設計的零散資料，但總覺得不成係統，而且很多內容都停留在理論層麵，缺乏具體的 Cadence 軟件實操指導。《Cadence高速電路闆設計與實踐（第2版）》這本書對我來說，更像是一本“實戰手冊”。我特彆期待書中能夠提供詳細的 Cadence 軟件操作步驟，涵蓋從原理圖導入到最終Gerber輸齣的整個流程，並且能針對高速信號的特殊要求，講解在軟件中如何進行相應的設置和約束。比如，關於時序約束的設置，如何確保不同信號之間的延時差異在允許範圍內；關於信號完整性約束，如何設置等長、等差分阻抗等。我希望這本書能夠一步步地教我如何在 Allegro 軟件中實現這些目標，並且能夠提供一些實用的技巧和竅門，幫助我提高設計效率，減少返工。如果書中能包含一些關於 Layout 規則的講解，比如電源和地網絡的處理、高低速信號的隔離等，那對我來說也會非常有幫助。

評分☆☆☆☆☆

作為一名剛入行不久的PCB工程師，我對《Cadence高速電路闆設計與實踐（第2版）》抱有極大的期望。我目前主要負責的是一些嵌入式係統的闆卡設計，雖然也用到Cadence的工具，但在高速信號處理方麵，我感覺自己的知識儲備還遠遠不夠。很多時候，麵對客戶提齣的“需要支持XX Gbps數據傳輸”的需求，我都會感到壓力山大，不知道從何下手。我希望這本書能夠提供一些關於信號完整性仿真的詳細教程，包括如何設置仿真模型、如何解讀仿真結果，以及根據仿真結果來優化布綫和疊層。同時，對於電源完整性方麵，我也希望能夠學到如何進行去耦電容的選型和布局，以及如何分析和抑製電源噪聲，這對於保證高速電路的穩定性至關重要。如果書中還能包含一些關於EMC/EMI設計方麵的最佳實踐，那真是太棒瞭，因為這能幫助我避免很多潛在的閤規性問題。

評分☆☆☆☆☆

剛拿到《Cadence高速電路闆設計與實踐（第2版）》的時候，我懷著一種試試看的心態翻開瞭它。我一直以來都是用Allegro做一些中低速的闆子，但隨著項目需求的提升，開始接觸到需要考慮信號完整性、電源完整性這些復雜問題的設計。說實話，一開始我對這些概念有點模糊，尤其是當需要處理高頻信號的時候，一個不小心就可能齣現意想不到的性能問題。這本書的齣現，對我來說簡直是及時雨。我最看重的是它能否將那些抽象的理論知識，比如S參數、TDR、眼圖等，用一種易於理解的方式解釋清楚，並且能提供具體的操作步驟，告訴我在Allegro軟件裏如何進行這些分析和驗證。另外，我對書中的PCB疊層設計部分也充滿瞭好奇，希望能有更詳細的關於不同介質材料、層間距、阻抗控製的講解，因為這直接關係到信號的質量。如果這本書能提供一些常見高速接口（如USB 3.x、HDMI）的設計指南，那就更完美瞭。

評分☆☆☆☆☆

我是一名有一定經驗的PCB Layout工程師，已經在使用Cadence工具進行設計多年。雖然在基礎的PCB布局布綫方麵已經比較熟練，但我一直希望在高速設計領域能夠有所突破。《Cadence高速電路闆設計與實踐（第2版）》這本書，從書名上看，就抓住瞭我最想提升的技能點。我特彆關注書中的Allegro高級功能應用，比如針對高速信號的差分對路由、蛇形綫補償、端口規劃以及各種高級約束的設置。我希望能在這本書中看到如何更有效地利用這些功能來解決實際設計中的挑戰。另外，我一直對PCB的阻抗匹配和串擾分析非常感興趣，希望這本書能夠深入講解這些內容的原理，並且提供在Cadence工具中進行這些分析的具體操作方法，以及如何根據分析結果進行優化。如果書中能包含一些實際項目中的案例，展示如何從零開始完成一個高速PCB設計，那就更好瞭，這樣可以讓我更好地理解理論與實踐的結閤。