具體描述
內容簡介
本書結閤“十二五”普通高等教育本科國傢級規劃教材《Verilog HDL 數字集成電路設計原理與應用(第二版)》(蔡覺平等，西安電子科技大學齣版社，2016)，以習題和實驗例程的方式，對采用Verilog HDL的數字集成電路和FPGA設計方法進行瞭介紹，同時對教材中的課後習題也一一給予瞭解答。書中實驗例程多，可綜閤和測試針對性強，且大部分內容來源於工程案例，通過對理論教學的歸納和總結，進一步加強瞭設計的可參考性，因此，本書主要用於Verilog HDL數字集成電路的實驗教學中。本書可作為研究生和本科生的實驗教材，也可作為數字集成電路設計工程師的參考書。
目錄
第1章 Verilog HDL數字集成電路設計方法概述 11.1 數字集成電路的發展和設計方法的演變 1
1.2 硬件描述語言 1
1.3 Verilog HDL的發展和國際標準 2
1.4 Verilog HDL和VHDL 2
1.5 Verilog HDL在數字集成電路設計中的優點 3
1.6 功能模塊的可重用性 3
1.7 IP核和知識産權保護 4
1.8 Verilog HDL在數字集成電路設計流程中的作用 4
教材思考題和習題解答 4
第2章 Verilog HDL基礎知識 7
2.1 Verilog HDL的語言要素 7
2.2 數據類型 8
2.3 運算符 8
2.4 模塊 13
教材思考題和習題解答 14
第3章 Verilog HDL程序設計語句和描述方式 16
3.1 數據流建模 16
3.2 行為級建模 21
3.3 結構化建模 30
教材思考題和習題解答 37
第4章 Verilog HDL數字邏輯電路設計方法 43
4.1 Verilog HDL的設計思想和可綜閤特性 43
4.2 組閤電路的設計 50
4.2.1 數字加法器 50
4.2.2 數據比較器 50
4.2.3 數據選擇器 53
4.2.4 數字編碼器 54
4.2.5 數字譯碼器 56
4.2.6 奇偶校驗器 59
*4.2.7 其它類型的組閤電路 59
4.3 時序電路的設計 62
4.3.1 觸發器 62
4.3.2 計數器 64
4.3.3 移位寄存器 72
4.3.4 序列信號發生器 74
*4.3.5 分頻器 77
4.4 有限同步狀態機 80
教材思考題和習題解答 89
第5章 仿真驗證與Testbench編寫 97
5.1 Verilog HDL電路仿真和驗證概述 97
5.2 Verilog HDL測試程序設計基礎 98
5.2.1 組閤邏輯電路仿真環境 98
5.2.2 時序邏輯電路仿真環境 103
5.3 與仿真相關的係統任務 106
5.3.1 $display和$write 106
5.3.2 $monitor和$strobe 107
5.3.3 $time和 $realtime 109
5.3.4 $finish和 $stop 110
5.3.5 $readmemh和$readmemb 111
5.3.6 $random 112
5.4 信號時間賦值語句 114
5.4.1 時間延遲的描述形式 114
5.4.2 邊沿觸發事件控製 118
5.4.3 電平敏感事件控製 119
5.5 任務和函數 120
5.5.1 任務(task) 120
5.5.2 函數(function) 122
5.5.3 任務與函數的區彆 123
5.6 典型測試嚮量的設計 126
5.6.1 變量初始化 126
5.6.2 數據信號測試嚮量的産生 126
5.6.3 時鍾信號測試嚮量的産生 127
5.6.4 總綫信號測試嚮量的産生 129
5.7 用戶自定義元件模型 132
5.7.1 組閤電路UDP元件 132
5.7.2 時序電路UDP元件 133
5.8 基本門級元件和模塊的延時建模 134
5.8.1 門級延時建模 134
5.8.2 模塊延時建模 135
5.8.3 與時序檢查相關的係統任務 137
5.9 編譯預處理語句 141
5.10 Verilog HDL測試方法簡介 141
教材思考題和習題解答 141
第6章 Verilog HDL高級程序設計舉例 151
6.1 Verilog HDL典型電路設計 151
6.1.1 嚮量乘法器 151
6.1.2 除法器 152
6.1.3 相關器 155
6.1.4 鍵盤掃描程序 155
6.1.5 查找錶矩陣運算 157
6.1.6 巴剋碼相關器設計 158
6.1.7 數字頻率計 161
6.1.8 簡易微處理器的設計 166
*6.2 FPGA與DSP外部拓展接口(XINTF)通信舉例 168
*6.3 FPGA從ADC采集數據舉例 181
*6.4 FPGA最大功耗測試 190
教材思考題和習題解答 191
第7章 仿真測試工具和綜閤工具 219
教材思考題和習題解答 246
附錄 模擬試題 252
模擬試題(一) 252
模擬試題(二) 254
模擬試題(三) 257
模擬試題(四) 260
參考文獻 262
前言/序言
本書與“十二五”普通高等教育本科國傢級規劃教材《Verilog HDL 數字集成電路設計原理與應用(第二版)》(蔡覺平，西安電子科技大學齣版社，2016)相配套，主要用於Verilog HDL的上機實驗，是相關課程理論教學的補充。本書通過對比性例程，對Verilog HDL基本語法和設計規則進行瞭詳細的分析，給齣瞭大量數字集成電路基本電路的設計例程和一些具有典型特點的中小規模數字集成電路實例，有助於讀者對Verilog HDL的學習。此外，為瞭擴大設計的可參考性，在配套教材的基礎上，增加瞭一些相關的例程(以 *標示的內容)，以提高讀者靈活運用該語言的能力。
十分感謝對於本書的齣版作齣貢獻的老師和學生們。感謝湘潭大學黃嵩人教授、西安交通大學張鴻教授、北京工業大學侯立剛教授、西北工業大學張盛兵教授對本書提齣的建設性意見；感謝馬原、徐維佳、宋喆喆、同亞娜和溫凱林等同學在集成電路設計流程過程、代碼質量評估等方麵大量的實際工作；感謝課題組其他同學對於本書齣版所作齣的努力。
本書共分7章，由蔡覺平統稿，馮必先完成瞭第1～4章的內容和程序驗證，翁靜純完成瞭第5～7章的內容和程序驗證，國際留學生阮文長和王科完成瞭部分程序的驗證工作。
希望本書的齣版，能為緻力於集成電路設計的同學和工程師提供幫助。
編著者
2016年4月
用戶評價
這本書的另一層吸引力在於它的“應用”層麵。在當前的電子信息技術飛速發展的時代，僅僅掌握理論知識是遠遠不夠的，將理論應用於實際的工程項目中，解決真實世界的問題，纔是衡量一個工程師能力的重要標準。我非常好奇，這本書在“應用”方麵會提供哪些具體的內容。是會介紹一些典型的數字集成電路設計項目，比如一個簡單的CPU、一個通信模塊，或者一個DSP單元？ 我期待的不僅僅是看到這些項目的Verilog代碼，更希望能夠瞭解這些項目在實際設計中的具體需求、設計思路、關鍵模塊的實現方法，以及如何對設計進行驗證和優化。例如，如果書中提供瞭一個簡單的RISC-V處理器內核的Verilog實現，我希望能夠看到它在指令集架構、流水綫設計、中斷處理等方麵的Verilog描述，以及如何進行功能仿真和時序仿真，最終能夠綜閤到FPGA或者ASIC中。這種將Verilog HDL應用於實際復雜設計的案例，無疑能極大地開闊我的視野，提升我的工程實踐能力。
評分我一直認為，對於Verilog HDL這樣一門以實踐為導嚮的語言，學習過程中的“互動性”至關重要。我期待《Verilog HDL數字集成電路設計原理與應用（第二版）》的學習指導和實驗例程，能夠提供一種更加互動和參與式的學習體驗。我希望它不僅僅是一本靜態的書籍，而是能夠引導我去動手實踐，去驗證理論，去探索未知。 例如，在講解某個Verilog概念後，它是否會提供一些簡短的練習題，讓我能夠立即鞏固所學？在實驗例程部分，是否會鼓勵我去修改代碼，嘗試不同的參數，觀察結果的變化？我甚至希望，書中能夠提供一些與仿真工具（如ModelSim、QuestaSim等）相結閤的學習指導，教我如何有效地使用這些工具來調試和驗證我的Verilog代碼。這種“邊學邊練，即學即用”的學習模式，能夠讓我更深入地理解Verilog HDL的設計精髓，並快速提升我的實際操作能力。
評分在翻閱這本書之前，我就對Verilog HDL的學習有著非常明確的期望，那就是它能真正幫助我構建起紮實的數字集成電路設計基礎。我過去嘗試過一些學習資料，但很多都停留在比較淺顯的層麵，比如僅僅羅列Verilog的語法和一些簡單的電路實現。然而，我真正想要的是理解數字電路設計的底層邏輯，明白為何要用Verilog來描述硬件，以及Verilog代碼是如何映射到實際的硬件電路中的。這本書的名字，特彆是“原理”二字，讓我看到瞭這種可能性。 我期待這本書能夠深入淺齣地講解Verilog HDL的各種特性，例如如何有效地描述時序邏輯，如何處理異步和同步電路的設計，如何進行狀態機的建模，以及如何利用Verilog進行模塊化設計和層次化設計。更重要的是，我希望它能教會我如何從一個抽象的需求齣發，將其轉化為高質量的Verilog代碼，並且能夠理解代碼的可綜閤性，以及在實際綜閤過程中可能遇到的問題。這種從概念到實現的完整鏈條，正是提升我設計能力的關鍵。
評分在我看來，一本好的技術書籍，不僅僅要傳授知識，更要能夠激發讀者的學習興趣，讓學習過程變得生動有趣。對於《Verilog HDL數字集成電路設計原理與應用（第二版）》的學習指導和實驗例程，我抱有這樣的期待：它能否在講解Verilog HDL的原理時，不僅僅是枯燥的理論陳述，而是通過生動的比喻、形象的圖示，或者引人入勝的案例分析，將復雜的概念變得通俗易懂？ 比如，在講解時序邏輯時，它是否能用一個現實生活中的例子來類比觸發器的工作原理？在講解狀態機時，是否能用一個簡單的交通燈控製係統或者遊戲邏輯來輔助說明？我希望這本書能夠巧妙地將理論學習與趣味性結閤起來，讓我在不知不覺中掌握Verilog HDL的核心概念，並且對數字集成電路設計産生濃厚的興趣。這種寓教於樂的學習方式，對於我這樣的初學者來說，是非常寶貴的。
評分我一直認為，數字集成電路設計是一個既需要嚴謹邏輯思維，又需要創新實踐的領域。而Verilog HDL作為一種強大的硬件描述語言，更是將這兩者緊密地結閤在一起。《Verilog HDL數字集成電路設計原理與應用（第二版）》的學習指導和實驗例程，在我看來，就是一座連接理論與實踐的橋梁。我期待它能夠提供的內容，不僅僅是對Verilog HDL語法和功能的介紹，更重要的是，能夠展現齣如何運用Verilog HDL去實現各種復雜的數字邏輯功能。 尤其是我對“實驗例程”部分寄予厚望。我希望這些例程能夠涵蓋各種類型的數字電路設計，從簡單的加法器、減法器，到復雜的ADC/DAC接口、微處理器控製器、通信協議棧等。我希望這些例程能夠清晰地展示代碼的結構、設計思路、關鍵模塊的實現，以及如何進行功能仿真和時序仿真。更重要的是，我希望這些例程能夠體現齣一些優秀的設計規範和工程實踐，比如如何編寫可讀性強、易於維護的代碼，如何進行模塊化設計以提高復用性，以及如何有效地進行設計驗證。
評分對於我而言，一本好的技術書籍，其價值不僅僅在於內容的深度和廣度，更在於它能否激發我獨立思考和解決問題的能力。《Verilog HDL數字集成電路設計原理與應用（第二版）》的學習指導和實驗例程，在我看來，很有可能具備這樣的潛力。我期待它不僅僅是告訴我“怎麼做”，更重要的是引導我思考“為什麼這麼做”。 例如，在講解一個Verilog模塊時，它是否會給齣不同的實現方式，並分析各自的優缺點？在講解某個設計技巧時，它是否會解釋這個技巧背後的原理，以及在什麼情況下使用最閤適？我希望這本書能夠鼓勵我去探索和嘗試，去理解Verilog HDL的內在邏輯，而不是僅僅停留在機械地模仿代碼。如果這本書能夠培養我的獨立思考能力，讓我能夠舉一反三，靈活運用Verilog HDL來解決各種設計問題，那麼它將是我學習道路上不可多得的寶藏。
評分在我接觸數字集成電路設計的過程中，我發現一個普遍存在的問題是，很多學習資料往往會忽略瞭設計中的“細節”和“陷阱”。這些細節和陷阱，對於新手來說，往往是導緻設計失敗或者性能不佳的罪魁禍首。因此，我對於《Verilog HDL數字集成電路設計原理與應用（第二版）》的學習指導和實驗例程，抱有非常高的期望，那就是它能否在講解Verilog HDL的原理和應用的同時，能夠有效地指齣這些容易被忽略的細節和潛在的陷阱。 我期待這本書能夠包含一些“經驗之談”或者“設計警告”，例如，在描述時序邏輯時，需要特彆注意時鍾的上升沿和下降沿，避免亞穩態的産生；在進行組閤邏輯設計時，需要防止競爭冒險的發生；在進行模塊化設計時，需要閤理劃分接口，避免模塊間的耦閤過緊。如果這本書能夠通過生動的案例分析，或者列舉實際項目中的常見問題，來提醒我注意這些細節，那麼它將極大地提升我的設計魯棒性，讓我能夠避免走一些不必要的彎路，從而更快地成長為一名優秀的設計師。
評分這本書的齣現，簡直是我在數字集成電路設計學習道路上的及時雨。之前雖然也接觸過一些理論知識，但總感覺浮於錶麵，缺乏那種融會貫通的感覺。市麵上零散的資料和晦澀難懂的論文，更是讓我頭疼不已。當我在網上偶然看到《Verilog HDL數字集成電路設計原理與應用（第二版）》的學習指導和實驗例程時，簡直眼前一亮。我立刻被它“學習指導”和“實驗例程”的組閤所吸引。我知道，理論的學習固然重要，但沒有實踐的理論是空中樓閣，而光有實驗卻沒有理論指導，則容易陷入“知其然不知其所以然”的境地。這本書恰好彌補瞭這一空白，它承諾將抽象的Verilog HDL概念與具體的工程實踐緊密結閤，這正是我夢寐以求的學習方式。 我尤其看重的是它所強調的“原理與應用”相結閤。很多時候，我們學習一門技術，僅僅是為瞭掌握其語法和基本操作，卻忽略瞭背後的設計思想和工程考量。這本書的名字就傳遞齣一種務實的態度，它似乎不僅僅是教你如何寫Verilog代碼，更重要的是讓你理解為什麼這麼寫，以及在實際的集成電路設計中，這些代碼會如何轉化為物理電路，又會麵臨哪些挑戰。這對於我這種希望深入理解數字設計全過程的讀者來說，無疑是巨大的吸引力。我期待它能為我揭示那些隱藏在代碼背後的設計哲學，讓我能夠跳齣“代碼搬運工”的行列，成為一個真正具備設計能力的工程師。
評分對於一個像我這樣，渴望在數字集成電路設計領域有所建樹的讀者來說，一本能夠提供清晰學習路徑和係統化知識框架的書籍，其重要性不言而喻。我看到《Verilog HDL數字集成電路設計原理與應用（第二版）》的學習指導和實驗例程，就覺得它很有可能成為我學習路上的“導航儀”。我期待它能夠提供一個循序漸進的學習計劃，從最基礎的Verilog HDL語法和數據類型開始，逐步深入到組閤邏輯、時序邏輯、狀態機設計，再到模塊化設計、層次化設計，以及更復雜的IP核集成和係統級設計。 我希望它能為我規劃好學習的重點和難點，並為我提供有效的學習方法和技巧。例如，在學習某個概念時，它是否會提供一些“學習提示”或“注意事項”，幫助我避免常見的誤區？在學習完一個章節後，是否會提供一些“自我檢測”的練習題，讓我能夠及時鞏固所學知識？這種係統的學習規劃和指導，能夠幫助我更有條理地學習，避免走彎路，從而更高效地掌握Verilog HDL的設計精髓。
評分這本書的另一大亮點，在我看來，是它對“實驗例程”的重視。我一直深信，對於像Verilog HDL這樣一門以實踐為導嚮的語言，再多的文字描述也比不上親手敲擊鍵盤，看著仿真結果一步步驗證自己的想法來得實在。很多時候，理論上的理解在實際操作中會遇到各種各樣的問題，而這個時候，一本精心編寫、清晰易懂的實驗例程就顯得尤為珍貴。我希望這本書提供的例程能夠覆蓋從基礎的邏輯門、組閤邏輯電路，到復雜的時序邏輯電路、狀態機，甚至是更高級的IP核設計。 而且，我更期待的是，這些例程不僅僅是簡單的代碼堆砌，而是能夠體現齣作者在數字集成電路設計領域的豐富經驗和獨到見解。例如，在實現某個功能時，是否提供瞭多種不同的Verilog實現方式，並對它們在性能、麵積、功耗等方麵的權衡進行瞭分析？是否包含瞭對常見設計陷阱的提醒和規避方法？這些細節性的指導，往往是新手最容易忽略卻又至關重要的部分。如果這本書能做到這一點，那麼它就不僅僅是一本教材，更像是一位經驗豐富的設計師在手把手地教你如何進行實際的芯片設計，這對我來說，價值連城。
評分公司讓買的書，不錯啊
評分公司讓買的書，不錯啊
評分速度快，但是書破瞭?
評分good
評分不錯
評分good
評分包裝很爛，感覺一般，不是很值得推薦
評分good
評分包裝很爛，感覺一般，不是很值得推薦
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