具體描述
基本信息
書名：矽集成電路工藝基礎(第二版)
定價：52.00元
作者：關旭東
齣版社：北京大學齣版社
齣版日期：2014-04-01
ISBN：9787301241097
字數：546000
頁碼：
版次：2
裝幀：平裝
開本：16開
商品重量：0.4kg
編輯推薦
《矽集成電路工藝基礎（第二版）》非常值得推薦。
內容提要
《矽集成電路工藝基礎(第2版21世紀微電子學專業規劃教材普通高等教育十五*規劃教材)》係統地講述瞭矽集成電路製造的基礎工藝，重點放在工藝物理基礎和基本原理上。全書共十一章，其中章簡單地講述瞭矽的晶體結構和非晶體結構及其特點，第二章到第九章分彆講述瞭矽集成電路製造中的基本單項工藝，包括氧化、擴散、離子注入、物理氣相澱積、化學氣相澱積、外延、光刻與刻蝕、金屬化與多層互連，後兩章分彆講述的是工藝集成和薄膜晶體管的製裝工藝。
《矽集成電路工藝基礎(第2版21世紀微電子學專業規劃教材普通高等教育十五*規劃教材)》可作為高等學校微電子專業本科生和研究生的教材或參考書，也可供從事集成電路製造的工藝技術人員閱讀。
目錄
章 矽晶體和非晶體
1.1 矽的晶體結構
1.1.l 晶胞
1.1.2 原子密度
1.1.3 共價四麵體
1.1.4 晶體內部的空隙
1.2 晶嚮、晶麵和堆積模型
1.2.1 晶嚮
1.2.2 晶麵
1.2.3 堆積模型
1.2.4 雙層密排麵
1.3 矽晶體中的缺陷
1.3.1 點缺陷
1.3.2 綫缺陷
1.3.3 麵缺陷
1.3.4 體缺陷
1.4 矽中的雜質
1.5 雜質在矽晶體中的溶解度
1.6 非晶矽結構和特性
1.6.1 非晶矽的結構
1.6.2 非晶網絡模型
1.6.3 非晶態半導體的製備方法.
1.6.4 非晶矽半導體中的缺陷
1.6.5 氫化非晶矽
1.6.6 非晶矽半導體中的摻雜效應
參考文獻
第二章 氧化
2.1 SiO2的結構及性質
2.1.1 結構
2.1.2 SiO2的主要性質
2.2 SiO2的掩蔽作用
2.2.1 雜質在SiO2中的存在形式
2.2.2 雜質在SiO2中的擴散係數
2.2.3 掩蔽層厚度的確定
2.3 矽的熱氧化生長動力學
2.3.1 矽的熱氧化
2.3.2 熱氧化生長動力學
2.3.3 熱氧化SiO2生長速率
2.4 決定氧化速率常數和影響氧化速率的各種因素
2.4.1 決定氧化速率常數的各種因素
2.4.2 影響氧化速率的其他因素
2.5 熱氧化過程中的雜質再分布
2.5.1 雜質的再分布
2.5.2 再分布對矽錶麵雜質濃度的影響
2.6 初始氧化及薄氧化層的製備
2.6.1 快速初始氧化階段
2.6.2 薄氧化層的製備
2.7 Si-SiO2界麵特性
2.7.1 可動離子電荷Qm
2.7.2 界麵陷阱(捕獲)電荷Qit
2.7.3 SiO2中固定正電荷Qf
2.7.4 氧化層陷阱電荷Qot
參考文獻
第三章 擴散
3.1 雜質擴散機製
3.1.1 間隙式擴散
3.1.2 替位式擴散
3.2 擴散係數與擴散方程
3.2.1 菲剋定律
3.2.2 擴散係數
3.2.3 菲剋第二定律(擴散方程)
3.3 擴散雜質的分布
3.3.1 恒定錶麵源擴散
3.3.2 有限錶麵源擴散
第四章 離子注入
第五章 物理氣相澱積
第六章 化學氣相澱積
第七章 外延
第八章 光刻工藝
第九章 金屬化與多層互聯
第十章 工藝集成
第十一章 薄膜晶體管製造工藝
附錄
作者介紹
關旭東，北京大學信息學院微電子係 職稱：教授 研究方嚮：矽集成電路的設計和規劃 主要作品：矽集成電路工藝基礎。
文摘
序言
《微電子器件物理與製造工藝》 第一章 微電子器件概覽 微電子技術是信息時代的核心驅動力，其發展速度和集成度不斷刷新著人類對計算和通信能力的認知。本章旨在為讀者構建一個宏觀的微電子世界圖景，介紹構成現代電子係統的基本單元——微電子器件。我們將從最基礎的半導體材料講起，逐步深入到集成電路（IC）的宏大概念，並描繪齣半導體器件在現代社會中的廣泛應用，從而為後續深入學習器件物理和製造工藝打下堅實的基礎。 1.1 什麼是微電子器件？ 微電子器件，顧名思義，是指那些尺寸極其微小、能夠執行特定電子功能的器件。這些器件的核心在於對電信號的控製、放大、轉換和存儲。它們是電子綫路的基本構建模塊，從簡單的開關到復雜的邏輯門，再到能夠處理海量數據的處理器和存儲器，都離不開微電子器件的支持。 1.2 半導體材料：微電子的基石 微電子器件的實現離不開對材料特性的深刻理解和利用。其中，半導體材料扮演著至關重要的角色。與導體（導電性好）和絕緣體（導電性差）不同，半導體材料的導電性介於兩者之間，並且可以通過摻雜（引入雜質原子）等方式精確控製其導電特性。 本徵半導體 (Intrinsic Semiconductor)： 純淨的半導體材料，例如矽（Si）和鍺（Ge）。在室溫下，其導電性較低，載流子（自由電子和空穴）主要來源於熱激發。 外延半導體 (Extrinsic Semiconductor)： 通過摻雜技術改變其導電性的半導體。 N型半導體 (N-type Semiconductor)： 摻雜五價元素（如磷P、砷As），引入瞭過量的自由電子作為多數載流子。 P型半導體 (P-type Semiconductor)： 摻雜三價元素（如硼B、鎵Ga），引入瞭過量的空穴作為多數載流子。 矽是目前最主流的半導體材料，這得益於其儲量豐富、熱穩定性好、氧化層（SiO2）質量高且易於形成以及其成熟的加工工藝。 1.3 集成電路 (Integrated Circuit, IC)：微觀世界的奇跡 集成電路，通常簡稱為芯片或IC，是指將數十個、數百個甚至數億個電子器件（如晶體管、電阻、電容等）及其連接導綫，通過半導體集成工藝，製作在同一塊半導體襯底（通常是矽片）上所形成的微電子器件。IC的齣現極大地提高瞭電子設備的集成度、可靠性、性能，同時降低瞭成本和功耗。 數字集成電路 (Digital IC)： 處理和傳輸離散信號（0和1）的電路，如微處理器（CPU）、存儲器（RAM/ROM）、邏輯門等。 模擬集成電路 (Analog IC)： 處理和傳輸連續信號的電路，如運算放大器、濾波器、穩壓器等。 混閤信號集成電路 (Mixed-Signal IC)： 結閤瞭數字和模擬電路的功能，用於信號的轉換和處理，如模數轉換器（ADC）和數模轉換器（DAC）。 1.4 半導體器件的分類 半導體器件是構成集成電路的最基本單元。它們根據工作原理和結構可以分為多種類型： 雙極型晶體管 (Bipolar Junction Transistor, BJT)： 通過注入電流來控製電流的器件，分為NPN和PNP兩種結構。 場效應晶體管 (Field-Effect Transistor, FET)： 通過電場來控製溝道電導的器件，是現代集成電路中最主要的器件類型。 結型場效應晶體管 (JFET)： 利用PN結的耗盡層來控製溝道。 金屬氧化物半導體場效應晶體管 (MOSFET)： 利用柵極與半導體之間的氧化層作為絕緣體，形成電容結構來控製溝道。MOSFET因其低功耗、高集成度和易於製造等優點，成為當前CMOS（Complementary Metal-Oxide-Semiconductor）技術的核心。 1.5 微電子器件的應用領域 微電子器件的應用幾乎滲透到現代社會的每一個角落： 消費電子： 智能手機、電腦、電視、相機、傢用電器等。 通信領域： 手機基站、路由器、光縴通信設備、衛星通信等。 汽車電子： 發動機控製單元（ECU）、車載信息娛樂係統、自動駕駛輔助係統等。 工業自動化： 傳感器、控製器、機器人、PLC等。 醫療健康： 醫療影像設備、植入式電子設備、診斷儀器等。 航空航天： 導航係統、通信係統、控製係統等。 科學研究： 高性能計算、數據采集、精密測量儀器等。 本章的介紹為讀者提供瞭一個初步的框架，理解瞭微電子器件的基本概念、關鍵材料以及它們在集成電路中的地位和應用。接下來的章節將深入探討這些器件的工作原理以及實現它們的復雜工藝流程。 第二章 半導體物理基礎 微電子器件之所以能夠工作，其根本在於半導體材料在電場作用下的獨特物理行為。本章將深入剖析半導體材料的內部電子結構，闡述載流子（電子和空穴）的産生、運動以及它們之間的相互作用，為理解各種半導體器件的工作原理奠定堅實的理論基礎。 2.1 晶體結構與能帶理論 絕大多數半導體材料，如矽，都具有高度有序的晶體結構。在這種結構中，原子以特定的周期性排列，形成一個龐大的三維網絡。這種周期性結構直接決定瞭材料的電子特性。 晶格 (Lattice)： 指構成晶體結構的原子或分子的周期性排列。 原子模型與量子力學： 在宏觀世界中，原子的行為由經典物理學描述，但在微觀尺度下，需要量子力學來解釋。電子在原子核外的行為並非任意的，而是存在於特定的能量軌道上。 能帶 (Energy Bands)： 當大量原子緊密排列形成晶體時，原子之間的相互作用使得原子的離散能級發生展寬，形成連續的能量區域，稱為能帶。 價帶 (Valence Band)： 包含最外層電子（價電子）的能帶，在絕對零度時通常被電子填滿。 導帶 (Conduction Band)： 比價帶更高的能帶，當電子躍遷到導帶時，就能自由移動，産生導電電流。 禁帶 (Band Gap, Eg)： 價帶和導帶之間，電子無法存在的能量區域。禁帶的寬度是區分導體、半導體和絕緣體的關鍵因素。半導體材料的禁帶寬度通常在0.1 eV到3 eV之間，這使得它們可以通過外部能量（如熱能、光能）激勵電子躍遷到導帶，從而實現導電。 2.2 載流子産生與復閤 在半導體材料中，實現導電的關鍵是載流子的存在。 本徵載流子濃度 (Intrinsic Carrier Concentration, ni)： 在純淨的半導體材料中，電子和空穴的濃度相等，都稱為本徵載流子濃度。它們是由熱激發産生的，即熱能使價帶中的電子剋服禁帶寬度躍遷到導帶，同時在價帶中留下一個空位，即空穴。 摻雜 (Doping)： 為瞭改變半導體的導電性，通常會引入特定雜質原子。 施主雜質 (Donor Impurity)： 如五價元素摻入矽中，其外層有五個價電子，其中四個與矽原子形成共價鍵，還有一個電子很容易擺脫束縛成為自由電子，大大增加瞭電子濃度。這種半導體稱為N型半導體。 受主雜質 (Acceptor Impurity)： 如三價元素摻入矽中，其外層隻有三個價電子，形成共價鍵後會缺少一個電子，容易從附近的矽原子中“接受”一個電子形成空穴，從而增加空穴濃度。這種半導體稱為P型半導體。 載流子復閤 (Carrier Recombination)： 産生載流子是動態過程，同樣存在載流子復閤。當自由電子在導帶中運動時，有可能“掉入”價帶中的空穴，從而湮滅電子和空穴，釋放能量（通常以光或熱的形式）。復閤過程的快慢也影響著半導體的電學性質。 2.3 載流子的輸運現象 載流子在半導體材料中的運動是産生電流的根源，主要有以下兩種機製： 漂移 (Drift)： 當外加電場作用於半導體時，帶電的載流子（電子和空穴）會在電場力的作用下定嚮移動，形成漂移電流。電子受到與電場方嚮相反的力，空穴受到與電場方嚮相同的力。 遷移率 (Mobility, μ)： 描述載流子在單位電場強度下定嚮移動速度的參數。電子遷移率通常用μn錶示，空穴遷移率用μp錶示。遷移率受材料、溫度、雜質濃度等因素影響。 擴散 (Diffusion)： 當半導體材料中載流子濃度存在空間梯度時，載流子會從高濃度區域嚮低濃度區域擴散，形成擴散電流。這種現象類似於氣體在濃度不均時會發生擴散。 擴散係數 (Diffusion Coefficient, D)： 描述載流子擴散速率的參數，與遷移率之間存在愛因斯坦關係：D = μkT/q（其中k是玻爾茲曼常數，T是絕對溫度，q是電子電荷）。 2.4 PN結的形成與特性 PN結是構成絕大多數半導體器件（如二極管、晶體管）的基本結構。它是將P型半導體和N型半導體緊密接觸而形成的。 內建電場 (Built-in Electric Field)： 在PN結形成初期，由於P區和N區的載流子濃度差異，空穴會從P區擴散到N區，電子會從N區擴散到P區。當電子和空穴在界麵附近相遇時會發生復閤，導緻界麵兩側的載流子濃度降低，形成一個空間電荷區（或稱為耗盡區，Depletion Region）。這個空間電荷區由於淨電荷的存在，會産生一個與載流子擴散方嚮相反的內建電場。 勢壘 (Potential Barrier)： 內建電場在PN結中形成瞭一個電勢差，稱為勢壘。這個勢壘阻止瞭大部分載流子進一步擴散，從而達到動態平衡。 外加電壓下的PN結行為： 正嚮偏置 (Forward Bias)： 當外加電壓的極性與內建電場的方嚮相反時，可以減小勢壘的高度，允許大量載流子（多數載流子）跨越PN結，形成較大的正嚮電流。 反嚮偏置 (Reverse Bias)： 當外加電壓的極性與內建電場的方嚮相同（或者說增強瞭內建電場）時，勢壘高度增加，隻有極少數載流子（少數載流子）能夠跨越PN結，形成很小的反嚮飽和電流。 擊穿 (Breakdown)： 當反嚮偏置電壓過高時，會發生PN結擊穿，導緻電流急劇增大，器件可能會損壞。主要擊穿機製有雪崩擊穿和齊納擊穿。 2.5 少數載流子注入與壽命 在PN結正嚮偏置時，大量的多數載流子會跨越勢壘，成為對方區域的少數載流子，並開始擴散。這些被注入的少數載流子在擴散過程中會經曆復閤。 少數載流子壽命 (Minority Carrier Lifetime, τ)： 錶示少數載流子在復閤前平均能存活的時間。這個參數對器件的性能至關重要。 本章內容詳細闡述瞭半導體材料的內在物理機製，包括能帶結構、載流子産生與運動、PN結的形成與特性。這些基本概念是理解半導體器件工作原理和設計製造的基石。 第三章 半導體製造工藝基礎 半導體器件的集成度和性能很大程度上依賴於製造工藝的精度和可靠性。本章將係統介紹構成集成電路的各個環節，從矽片製備到最終的封裝測試，揭示微電子器件是如何在微觀世界中被“雕刻”齣來的。 3.1 矽片製備 (Wafer Fabrication) 高性能集成電路的載體是高度純淨、尺寸精確的矽片。 單晶矽生長 (Single Crystal Silicon Growth)： 直拉法 (Czochralski Process, CZ)： 將多晶矽熔化，然後將一個單晶籽晶浸入熔融矽中，緩慢鏇轉並嚮上提升，從而拉齣具有特定取嚮的巨大單晶矽棒。 區熔法 (Float Zone Process, FZ)： 利用感應加熱在多晶矽棒上形成一個熔融區，然後移動這個熔融區，使其在凝固過程中形成單晶。FZ法可以獲得更高純度的矽。 矽棒切割與研磨 (Slicing and Grinding)： 將單晶矽棒切割成薄片，然後進行錶麵研磨和拋光，得到光滑、平整的矽片。常用的矽片直徑有200mm（8英寸）、300mm（12英寸）等。 矽片清洗 (Wafer Cleaning)： 在後續工藝中，任何微小的雜質都會對器件性能造成嚴重影響，因此矽片清洗是至關重要的環節，常用的有濕法清洗（如RCA清洗）和乾法清洗。 3.2 薄膜沉積 (Thin Film Deposition) 薄膜是構成集成電路電路結構的重要組成部分，包括絕緣膜、半導體膜和導電膜。 氧化 (Oxidation)： 在高溫下，矽片與氧氣反應生成二氧化矽（SiO2）薄膜，SiO2是優良的絕緣材料，常用於柵介質、隔離層等。 乾氧化 (Dry Oxidation)： 在純氧氣中進行，膜質量高。 濕氧化 (Wet Oxidation)： 在水蒸氣和氧氣混閤氣氛中進行，氧化速率快。 化學氣相沉積 (Chemical Vapor Deposition, CVD)： 將反應氣體引入高溫爐管或等離子體環境中，通過化學反應在矽片錶麵沉積薄膜。 低壓化學氣相沉積 (Low-Pressure CVD, LPCVD)： 適用於沉積多晶矽、氮化矽等。 等離子體增強化學氣相沉積 (Plasma-Enhanced CVD, PECVD)： 可以在較低溫度下沉積薄膜，適用於對熱敏感的材料，如非晶矽、氮化矽等。 物理氣相沉積 (Physical Vapor Deposition, PVD)： 利用物理方法將材料蒸發或濺射到矽片錶麵。 濺射 (Sputtering)： 利用惰性氣體離子轟擊靶材，使靶材原子脫離並沉積在矽片上。常用於金屬薄膜（如鋁、銅、鎢）的沉積。 原子層沉積 (Atomic Layer Deposition, ALD)： 一種特殊的CVD技術，通過精確控製反應物分子的脈衝式注入，實現逐原子層的精確沉積，可獲得超薄、均勻、緻密的薄膜。 3.3 光刻 (Photolithography) 光刻是微電子製造中最關鍵的工藝之一，其作用是將設計好的電路圖形轉移到矽片上。 光刻原理： 類似於照相機拍照，通過光綫穿過掩模版（Mask）上的圖形，照射在塗有光刻膠（Photoresist）的矽片上，將掩模版上的圖形復製到光刻膠層上。 掩模版 (Mask)： 包含集成電路設計圖形的石英基闆，其上覆蓋有鉻等不透光材料，形成圖形。 光刻膠 (Photoresist)： 對特定波長的光敏感的化學物質。 正性光刻膠 (Positive Photoresist)： 曝光區域會溶解，未曝光區域保留。 負性光刻膠 (Negative Photoresist)： 曝光區域會發生交聯，不易溶解，未曝光區域溶解。 曝光 (Exposure)： 通過步進式曝光機（Stepper）或掃描式曝光機（Scanner），將掩模版上的圖形精確地投影到矽片上的每一區域。 顯影 (Development)： 使用顯影液將曝光或未曝光的光刻膠去除，從而在矽片上形成光刻膠圖形。 光刻精度： 決定瞭集成電路的集成度和性能。隨著技術進步，光刻精度不斷提高，實現瞭納米級的圖形製作。 3.4 刻蝕 (Etching) 刻蝕是在光刻膠圖形的引導下，選擇性地去除矽片錶麵不需要的薄膜層。 乾法刻蝕 (Dry Etching)： 等離子體刻蝕 (Plasma Etching)： 利用活性氣體等離子體中的自由基和離子，通過化學反應或物理轟擊的方式去除薄膜。具有高方嚮性（可實現深縱橫比刻蝕）。 反應離子刻蝕 (Reactive Ion Etching, RIE)： 是等離子體刻蝕的一種，結閤瞭物理轟擊和化學反應，刻蝕速率快，選擇性好。 濕法刻蝕 (Wet Etching)： 使用化學腐蝕液，通過化學反應去除薄膜。工藝簡單，成本低，但方嚮性差，容易産生側嚮腐蝕。 3.5 離子注入 (Ion Implantation) 離子注入是一種摻雜技術，通過加速的離子束將特定雜質原子精確地注入到矽襯底的特定區域，從而改變該區域的導電類型和電阻率。 離子源： 産生所需雜質離子。 加速器： 將離子加速到高能量。 注入係統： 將高能離子束精確地注入到矽片上。 退火 (Annealing)： 離子注入會造成晶格損傷，需要通過高溫退火來修復晶格損傷，激活注入的雜質原子，並使它們進入晶格位置。 3.6 金屬化 (Metallization) 金屬化是將導綫連接起來，形成電路的互連層，並將器件引齣到外部。 金屬材料： 早期主要使用鋁（Al），近年來隨著工藝發展，銅（Cu）因其較低的電阻率而成為主流，但需要使用阻擋層（如TaN）來防止銅擴散。鎢（W）也用於接觸孔和通孔的填充。 互連工藝： 單層金屬互連。 多層金屬互連： 通過沉積絕緣層（介質層）和刻蝕通孔（Vias）來連接不同層級的金屬導綫，形成復雜的3D互連結構。 3.7 封裝與測試 (Packaging and Testing) 製造完成的矽片（晶圓，Wafer）包含成百上韆個獨立的芯片。 晶圓測試 (Wafer Sort)： 在晶圓狀態下，使用探針颱測試每個芯片的功能和性能，將不閤格的芯片標記齣來。 切割 (Dicing)： 將晶圓切割成獨立的芯片。 封裝 (Packaging)： 將測試閤格的芯片固定在基闆上，並進行引綫鍵閤（Wire Bonding）或倒裝焊（Flip Chip），再用塑料或陶瓷材料進行封裝，以保護芯片，並提供電氣連接接口。 成品測試 (Final Test)： 對封裝好的芯片進行全麵的功能和性能測試，確保其符閤規格要求。 本章詳細介紹瞭半導體製造的各個關鍵工藝步驟，展示瞭將微觀設計的電路轉化為實際高性能器件的復雜而精密的過程。這些工藝的進步是推動集成電路發展的重要動力。
