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知识融合：将数字逻辑（电路）的基础理论和Xilinx新的可编程逻辑设计技术进行系统化融合。书中内容涵盖了目前数字设计中所要求的全部知识点。通过对数字系统设计理论和设计方法的系统学习，为后续学习计算机硬件课程及数字信号处理课程打下坚实的基础。知识重点：介绍数字逻辑电路基本知识点时，参考了国外数字设计领域的书籍；介绍VDHL语法时，参考了IEEEStd1076-2000标准；介绍VerilogHDL语法时，参考了IEEEStd1364-2005标准。书上所有的设计实例均经过严格测试和验证。通过系统的讲解及规范的设计实例，帮助读者培养良好的数字系统设计习惯，掌握新的数字系统设计方法和设计理念。
知识涵盖：开关系统、数字器件特性、数字集成电路基本知识、逻辑代数基础、组合逻辑电路、时序逻辑电路、有限自动状态机、可编程逻辑器件原理、VHDL和VerilogHDL硬件描述语言、基本数字逻辑单元设计、Xilinx可编程逻辑器件不同层次设计流程、ADC和DAC原理、数模混合系统设计、片上数字处理系统实现。
实例丰富：针对每个知识点，都提供了大量的设计实例，以方便教学和自学。
内容简介
《Xilinx FPGA数字设计：从门级到行为级双重HDL描述》是为高等学校电子信息类和其他相关专业而编写的数字系统设计课程教材。本书共分为11章，主要内容包括数字逻辑基础、可编程逻辑器件工艺和结构、Xilinx ISE设计流程、VHDL语言规范、Verilog HDL语言规范、基本数字逻辑单元HDL描述、基于HDL数字系统实现、数字系统高级设计技术、基于IP核数学系统实现、数模混合系统设计、软核处理器PicoBlaze原理及应用。根据数字系统相关课程的教学要求和实际教学实践体会，本书将传统本科的数字电子技术、数字逻辑课程和基于HDL的复杂数字系统设计课程相融合，遵循循序渐进、由浅入深的原则，内容从基础的数字逻辑理论、组合逻辑和时序逻辑电路，到HDL语言和基于HDL语言的复杂数字系统设计。为了方便教师教学和学生自学，书中给出了大量的设计实例。
《Xilinx FPGA数字设计：从门级到行为级双重HDL描述》可作为本科生和研究生相关课程的教材，也可作为从事Xilinx可编程逻辑器件设计的设计人员的参考用书，同时也可作为Xilinx相关培训的授课教材。
内页插图
目录
第1章数字逻辑基础
1.1数字逻辑的发展史
1.2开关系统
1.2.10和1的概念
1.2.2开关系统的优势
1.2.3晶体管作为开关
1.2.4半导体物理器件
1.2.5半导体逻辑电路
1.2.6逻辑电路符号描述
1.3半导体数字集成电路
1.3.1集成电路的发展
1.3.2集成电路构成
1.3.3集成电路版图
1.4基本逻辑门电路分析
1.4.1基本逻辑门电路的描述
1.4.2逻辑门电路的传输特性
1.4.3基本逻辑门集成电路
1.4.4不同工艺逻辑门的连接
1.5逻辑代数理论
1.5.1逻辑代数中运算关系
1.5.2逻辑函数表达式
1.6逻辑表达式的化简
1.6.1使用运算律化简逻辑表达式
1.6.2使用卡诺图化简逻辑表达式
1.6.3不完全指定逻辑功能的化简
1.6.4输入变量的卡诺图表示
1.7毛刺产生及消除
1.8数字码制表示和转换
1.8.1数字码制表示
1.8.2数字码制转换
1.9组合逻辑电路
1.9.1编码器
1.9.2译码器
1.9.3码转换器
1.9.4数据选择器
1.9.5数据比较器
1.9.6加法器
1.9.7减法器
1.9.8加法器/减法器
1.9.9乘法器
1.10时序逻辑电路
1.10.1时序逻辑电路类型
1.10.2时序逻辑电路特点
1.10.3基本SR锁存器
1.10.4同步SR锁存器
1.10.5D锁存器
1.10.6D触发器
1.10.7其他触发器
1.10.8普通寄存器
1.10.9移位寄存器
1.10.10存储器
1.11有限自动状态机
1.11.1有限自动状态机原理
1.11.2状态图表示及实现
1.11.3三位计数器
第2章可编程逻辑器件工艺和结构
2.1可编程逻辑器件发展历史
2.2可编程逻辑器件工艺
2.3可编程逻辑器件结构
2.3.1PROM原理及结构
2.3.2PAL原理及结构
2.3.3PLA原理及结构
2.3.4CPLD原理及结构
2.3.5FPGA原理及结构
2.3.6CPLD和FPGA比较
2.4Xilinx可编程逻辑器件
2.4.1Xilinx CPLD芯片介绍
2.4.2Xilinx FPGA芯片介绍
2.4.3Xilinx PROM芯片介绍
第3章Xilinx ISE设计流程
3.1ISE设计套件介绍
3.2创建新的设计工程
3.3ISE开发平台主界面及功能
3.3.1Design（设计）面板
3.3.2Console（控制台）面板
3.3.3Workspace
3.4创建并添加新源文件
3.5添加设计代码
3.5.1Verilog HDL设计代码的添加
3.5.2VHDL设计代码的添加
3.6设计综合
3.6.1Xilinx综合工具功能
3.6.2设计综合
3.7设计行为仿真
3.7.1为Verilog HDL设计添加测试向量
3.7.2为VHDL设计添加测试向量
3.7.3运行行为仿真
3.8添加引脚约束文件
3.9设计实现
3.9.1运行设计实现工具
3.9.2查看布局布线结果
3.10布局布线后仿真
3.11产生比特流文件
3.12下载比特流文件到FPGA
3.13生成存储器配置文件并烧写存储器
3.13.1生成BPI存储器配置文件
3.13.2编程BPI文件到BPI存储器
第4章VHDL语言规范
4.1VHDL程序结构和配置
4.1.1VHDL程序结构框架
4.1.2VHDL实体
4.1.3VHDL结构体
4.1.4配置声明
4.2VHDL语言描述风格
4.2.1行为描述
4.2.2数据流描述
4.2.3结构化描述
4.3VHDL语言要素
4.3.1字符集
4.3.2语言要素、分隔符和分界符
4.3.3标识符
4.3.4抽象文字
4.3.5字符文字
4.3.6字符串文字
4.3.7比特字符串文字
4.3.8注释
4.3.9保留字
4.3.10允许替换的字符
4.4VHDL设计资源共享
4.4.1库的声明和调用
4.4.2子程序和函数声明
4.4.3函数体和子程序体
4.4.4子程序和函数重载
4.4.5解析函数
4.4.6包声明
4.4.7包体
4.5VHDL类型
4.5.1标量类型
4.5.2复合类型
4.5.3访问类型
4.5.4文件类型
4.5.5保护类型
4.6VHDL声明
4.6.1类型声明
4.6.2子类型声明
4.6.3对象
4.6.4属性声明
4.6.5元件声明
4.6.6组模板声明
4.6.7组声明
4.7VHDL说明
4.7.1属性说明
4.7.2配置说明
4.7.3断开说明
4.8VHDL名字
4.8.1简单名字
4.8.2选择名字
4.8.3索引名字
4.8.4切片名字
4.8.5属性名字
4.9VHDL表达式
4.9.1VHDL操作符
4.9.2VHDL操作数
4.10VHDL顺序描述语句
4.10.1wait语句
4.10.2断言和报告语句
4.10.3信号分配语句
4.10.4变量分配语句
4.10.5子程序调用语句
4.10.6if语句
4.10.7case语句
4.10.8loop语句
4.10.9next语句
4.10.10exit语句
4.10.11return语句
4.10.12null语句
4.11VHDL并发描述语句
4.11.1块语句
4.11.2进程描述语句
4.11.3并行过程调用语句
4.11.4并行断言语句
4.11.5并行信号分配语句
4.11.6元件例化语句
4.11.7生成语句
第5章Verilog HDL语言规范
5.1Verilog HDL语言发展
5.2Verilog HDL程序结构
5.2.1模块声明
5.2.2模块端口定义
5.2.3逻辑功能定义
5.3Verilog HDL描述方式
5.3.1行为级描述方式
5.3.2数据流描述方式
5.3.3结构级描述方式
5.3.4开关级描述方式
5.4Verilog HDL语言要素
5.4.1注释
5.4.2间隔符
5.4.3标识符
5.4.4关键字
5.4.5系统任务和函数
5.4.6编译器命令
5.4.7运算符
5.4.8数字
5.4.9字符串
5.4.10属性
5.5Verilog HDL数据类型
5.5.1值的集合
5.5.2网络和变量
5.5.3向量
5.5.4强度
5.5.5隐含声明
5.5.6网络类型
5.5.7寄存器类型
5.5.8整数、实数、时间和实时时间
5.5.9数组
5.5.10参数
5.5.11Verilog HDL名字空间
5.6Verilog HDL表达式
5.6.1操作符
5.6.2操作数
5.6.3延迟表达式
5.6.4表达式的位宽
5.6.5有符号表达式
5.6.6分配和截断
5.7Verilog HDL分配
5.7.1连续分配
5.7.2过程分配
5.8Verilog HDL门级和开关级描述
5.8.1门和开关声明
5.8.2逻辑门
5.8.3输出门
5.8.4三态门
5.8.5MOS开关
5.8.6双向传输开关
5.8.7CMOS开关
5.8.8pull门
5.8.9逻辑强度建模
5.8.10组合信号的强度和值
5.8.11通过非电阻器件的强度降低
5.8.12通过电阻器件的强度降低
5.8.13网络类型强度
5.8.14门和网络延迟
5.9Verilog HDL用户自定义原语
5.9.1UDP定义
5.9.2组合电路UDP
5.9.3电平触发的时序UDP
5.9.4边沿触发的时序电路UDP
5.9.5初始化状态寄存器
5.9.6UDP例化
5.9.7边沿触发和电平触发的混合行为
5.10Verilog HDL行为描述语句
5.10.1过程语句
5.10.2过程连续分配
5.10.3条件语句
5.10.4case语句
5.10.5循环语句
5.10.6过程时序控制
5.10.7语句块
5.10.8结构化的过程
5.11Verilog HDL任务和函数
5.11.1任务和函数的区别
5.11.2任务和任务使能
5.11.3禁止命名的块和任务
5.11.4函数和函数调用
5.12Verilog HDL层次化结构
5.12.1模块和模块例化
5.12.2覆盖模块参数值
5.12.3端口
5.12.4生成结构
5.12.5层次化的名字
5.12.6向上名字引用
5.12.7范围规则
5.13Verilog HDL设计配置
5.13.1配置格式
5.13.2库
5.13.3配置例子
5.13.4显示库绑定信息
5.13.5库映射例子
5.14Verilog HDL指定块
5.14.1模块路径声明
5.14.2为路径分配延迟
5.14.3混合模块路径延迟和分布式延迟
5.14.4驱动连线逻辑
5.14.5脉冲过滤行为的控制
5.15Verilog HDL时序检查
5.15.1使用稳定窗口检查时序
5.15.2用于时钟和控制信号的时序检查
5.15.3边沿控制标识符
5.15.4提示符： 用户定义对时序冲突的响应
5.15.5使能有条件事件的时序检查
5.15.6向量信号的时序检查
5.15.7负时序检查
5.16Verilog HDL SDF逆向注解
5.16.1映射SDF结构到Verilog
5.16.2多个注解
5.16.3多个SDF文件
5.16.4脉冲限制注解
5.16.5SDF到Verilog延迟值映射
5.17Verilog HDL系统任务和函数
5.17.1显示任务
5.17.2文件输入�彩涑鱿低橙挝窈秃�数
5.17.3时间标度系统任务
5.17.4仿真控制任务
5.17.5可编程逻辑阵列建模系统任务
5.17.6随机分析任务
5.17.7仿真时间系统函数
5.17.8转换函数
5.17.9概率分布函数
5.17.10命令行输入
5.17.11数学函数
5.18Verilog HDL的VCD文件
5.18.1四态VCD文件的创建
5.18.2四态VCD文件的格式
5.18.3扩展VCD文件的创建
5.18.4扩展VCD文件的格式
5.19Verilog HDL编译器指令
5.19.1'celldefine和'endcelldefine
5.19.2'default_nettype
5.19.3'define和'undef
5.19.4'ifdef、'else、'elsif、'endif、'ifndef
5.19.5'include
5.19.6'resetall
5.19.7'line
5.19.8'timescale
5.19.9'unconnected_drive和'nounconnected_drive
5.19.10'pragma
5.19.11'begin_keywords和'end_keyword
5.20Verilog HDL编程语言接口PLI
5.20.1Verilog HDL PLI发展过程
5.20.2Verilog HDL PLI提供的功能
5.20.3Verilog HDL PLI原理
5.20.4Verilog HDL VPI工作原理
第6章基本数字逻辑单元HDL描述
6.1组合逻辑电路的HDL描述
6.1.1逻辑门的HDL描述
6.1.2编码器HDL描述
6.1.3译码器HDL描述
6.1.4数据选择器HDL描述
6.1.5数字比较器HDL描述
6.1.6总线缓冲器HDL描述
6.2数据运算操作HDL描述
6.2.1加法操作HDL描述
6.2.2减法操作HDL描述
6.2.3乘法操作HDL描述
6.2.4除法操作HDL描述
6.2.5算术逻辑单元HDL描述
6.3时序逻辑电路HDL描述
6.3.1触发器和锁存器的HDL描述
6.3.2计数器HDL描述
6.3.3移位寄存器HDL描述
6.3.4脉冲宽度调制PWM HDL描述
6.4存储器HDL描述
6.4.1ROM HDL描述
6.4.2RAM HDL描述
6.5有限自动状态机HDL描述
6.5.1FSM设计原理
6.5.2FSM的分类及描述
第7章基于HDL数字系统实现
7.1设计所用外设的原理
7.1.1LED灯
7.1.2开关
7.1.3七段数码管
7.1.4VGA显示器
7.1.5通用异步接收发送器
7.2系统设计原理
7.3建立新的设计工程
7.4基于VHDL的系统设计实现
7.4.1设计分频时钟模块2
7.4.2设计和仿真计数器模块
7.4.3设计顶层模块
7.4.4设计分频时钟模块1
7.4.5设计七段数码管模块
7.4.6设计分频时钟模块3
7.4.7设计通用异步收发器模块
7.4.8设计分频时钟模块4
7.4.9设计VGA控制器模块
7.5基于Verilog HDL的系统设计实现
7.5.1设计分频时钟模块2
7.5.2设计和仿真计数器模块
7.5.3设计顶层模块
7.5.4设计分频时钟模块1
7.5.5设计七段数码管模块
7.5.6设计分频时钟模块3
7.5.7设计通用异步收发器模块
7.5.8设计分频时钟模块4
7.5.9设计VGA控制器模块
第8章数字系统高级设计技术
8.1HDL高级设计技巧
8.1.1逻辑复制和复用技术
8.1.2并行和流水线技术
8.1.3同步和异步单元处理技术
8.1.4逻辑处理技术
8.2IP核设计技术
8.2.1IP核分类
8.2.2IP核优化
8.2.3IP核生成
8.3可编程逻辑器件调试
8.3.1多路复用技术的应用
8.3.2虚拟逻辑分析工具
8.3.3ChipScope Pro调试工具概述
第9章基于IP核数字系统实现
9.1建立新的设计工程
9.2添加和配置时钟IP核
9.3添加和配置计数器IP核
9.4生成顶层设计文件
9.5生成时钟资源模块例化模板
9.5.1生成VHDL时钟资源例化模板
9.5.2生成Verilog HDL时钟资源例化模板
9.6生成计数器模块例化模板
9.6.1生成VHDL计数器例化模板
9.6.2生成Verilog HDL计数器例化模板
9.7创建HDL时钟分频模块
9.8完成顶层设计文件
9.9添加顶层引脚约束文件
第10章数模混合系统设计
10.1模数转换器原理
10.1.1模数转换器的参数
10.1.2模数转换器的类型
10.2数模转换器原理
10.2.1数模转换器的参数
10.2.2数模转换器的类型
10.3基于并行ADC的数字电压表的设计
10.3.1数字电压表的功能和结构
10.3.2模块设计
10.3.3设计实现
10.4基于串行ADC的数字电压表的设计
10.4.1系统设计原理
10.4.2设计实现
10.5基于DAC的信号发生器的设计
10.5.1函数信号发生器设计原理
10.5.2设计实现
第11章软核处理器PicoBlaze原理及应用
11.1片上可编程系统概论
11.1.1片上MCU和专用MCU的比较
11.1.2片上MCU和片上逻辑的比较
11.2PicoBlaze处理器原理及结构分析
11.2.1PicoBlaze处理器特点
11.2.2PicoBlaze处理器应用框架
11.2.3PicoBlaze处理器内部结构
11.3PicoBlaze处理器指令集
11.3.1PicoBlaze指令集
11.3.2控制程序转移指令
11.3.3中断指令
11.3.4逻辑操作指令
11.3.5算术运算指令
11.3.6循环转移指令
11.3.7输入和输出指令
11.4PicoBlaze处理器汇编程序
11.4.1KCPSM3汇编器原理及操作
11.4.2KCPSM3编程语法
11.4.3KCPSM3中断处理
11.4.4KCPSM3中CALL/RETURN栈
11.4.5KCPSM3共享程序空间
11.4.6KCPSM3输入/输出端口设计
附录Verilog HDL（IEEE 1364—2005）关键字列表
参考文献
前言/序言
随着半导体技术的不断发展，数字系统的设计向着系统化和集成化的方向发展，而目前国内电子信息类专业学生所学的传统数字逻辑理论和设计方法远远不能应对这种挑战。为了应对这种挑战，很多学校的电子信息类专业又单独开设了基于HDL语言的数字系统设计课程。这种授课方式不利于知识的衔接，也加重了学生的学习负担； 同时，也不利于梳理数字系统设计的理论知识和设计方法。国内越来越多的电子信息类专业授课教师希望将传统数字逻辑课程和基于HDL语言的数字系统设计课程进行整合，作者根据多年的授课经验和学生实训成果，将传统的数字逻辑课程和基于HDL语言的数字系统设计课程进行融合。本着由浅入深、由易到难的原则，在参考国外已经出版的数字设计教材和作者已经出版的《EDA原理及VHDL实现》、《EDA原理及Verilog HDL实现》教材的基础上，对数字系统设计所需要的知识点进行重新整合，从最基本的数字半导体器件、布尔逻辑、组合逻辑和时序逻辑电路，到VHDL/Verilog HDL以及使用HDL实现复杂数字系统的设计，其目的是打通数字设计相关课程的知识通道，使学生能系统、全面、扎实地掌握数字设计相关的理论知识和设计方法，为高等学校电子信息类数字设计相关课程的教学改革和课程整合提供完整的教学资源。
本书共11章，内容包括数字逻辑基础、可编程逻辑器件工艺和结构、Xilinx ISE设计流程、VHDL语言规范、Verilog HDL语言规范、基本数字逻辑单元HDL描述、基于HDL数字系统实现、数字系统高级设计技术、基于IP核数字系统实现、数模混合系统设计、软核处理器PicoBlaze原理及应用。
第1章数字逻辑基础内容主要包括数字逻辑的发展史、开关系统、半导体数字集成电路、基本逻辑门电路分析、逻辑代数理论、逻辑表达式的化简、毛刺产生及消除、数字码制表示和转换、组合逻辑电路、时序逻辑电路、有限自动状态机。
第2章可编程逻辑器件工艺和结构内容主要包括可编程逻辑器件发展历史、可编程逻辑器件工艺、可编程逻辑器件结构、Xilinx可编程逻辑器件。
第3章Xilinx ISE设计流程内容主要包括ISE设计套件介绍、创建新的设计工程、ISE开发平台主界面及功能、创建并添加新源文件、添加设计代码、设计综合、设计行为仿真、添加引脚约束文件、设计实现、布局布线后仿真、产生比特流文件、下载比特流文件到FPGA、生成存储器配置文件并烧写存储器。
第4章VHDL语言规范内容主要包括VHDL程序结构和配置、VHDL语言描述风格、VHDL语言要素、VHDL设计资源共享、VHDL类型、VHDL声明、VHDL说明、VHDL名字、VHDL表达式、VHDL顺序描述语句、VHDL并发描述语句。
第5章Verilog HDL语言规范内容主要包括Verilog HDL语言发展、Verilog HDL程序结构、Verilog HDL描述方式、Verilog HDL语言要素、Verilog HDL数据类型、Verilog HDL表达式、Verilog HDL分配、Verilog HDL门级和开关级描述、Verilog HDL用户自定义原语、Verilog HDL行为描述语句、Verilog HDL任务和函数、Verilog HDL层次化结构、Verilog HDL设计配置、Verilog HDL指定块、Verilog HDL时序检查、Verilog HDL SDF逆向注解、Verilog HDL系统任务和函数、Verilog HDL的VCD文件、Verilog HDL编译器指令、Verilog HDL编程语言接口。
第6章基本数字逻辑单元HDL描述内容主要包括组合逻辑电路的HDL描述、数据运算操作HDL描述、时序逻辑电路HDL描述、存储器HDL描述、有限自动状态及HDL描述。
第7章基于HDL数字系统实现内容主要包括设计所用外设的原理、系统设计原理、建立新的设计工程、基于VHDL的系统设计实现、基于Verilog HDL的系统设计实现。
第8章数字系统高级设计内容主要包括HDL高级设计技巧、IP核设计技术、可编程逻辑器件调试。
第9章基于IP核数字系统实现内容主要包括建立新的设计工程、添加和配置时钟IP核、添加和配置计数器IP核、生成顶层设计文件、生成时钟资源模块例化模板、生成计数器模块例化模板、创建HDL时钟分频模块、完成顶层设计文件、添加顶层引脚约束文件。
第10章数模混合系统设计内容主要包括模数转换器原理、数模转换器原理、基于并行ADC的数字电压表的设计、基于串行ADC的数字电压表的设计、基于DAC的信号发生器的设计。
第11章软核处理器PicoBlaze原理及应用内容主要包括片上可编程系统概论、PicoBlaze处理器原理及结构分析、PicoBlaze处理器指令集、PicoBlaze处理器汇编程序。
在讲授和学习本书内容时，可以根据教学时数和内容有所侧重，适当调整和删减相关章节的内容。为了让读者更好地掌握相关内容，本书还给出了大量设计示例程序和习题。本书不仅可以作为大学信息类专业讲授数字电子线路、数字逻辑和复杂数字系统设计相关课程的教学用书，也可以作为从事相关课程教学和科研工作者的参考用书。
为了方便老师的教学和学生的自学，提供了该教材的教学课件和所用设计实例的完整设计文件，这些设计资源可以在清华大学出版社的网站下载。
在本书的编写过程中引用和参考了许多著名学者和专家的研究成果，同时也参考了Xilinx公司的技术文档和手册，在此向他们表示衷心的感谢。北京联合大学信息学院章学静老师参与编写了书中第4章和第5章的内容。西南科技大学信息工程学院郭海燕老师参与编写了书中第6章和第7章的内容。集宁师范学院物理系聂阳老师参与编写了书中第10章的内容。作者的研究生李宝隆、张艳辉参加部分章节的编写工作，在此一并向他们表示感谢。在本书的出版过程中，得到了Xilinx公司大学合作计划和美国Digilent公司的大力支持和帮助，在本书出版的过程中也得到了清华大学出版社编辑的帮助和指导，在此也表示深深的谢意。
由于编者水平有限，编写时间仓促，书中难免有疏漏之处，敬请读者批评指正。
作者2014年10月于北京
用户评价
这本书的标题，尤其是“Xilinx FPGA数字设计”，直接点明了其硬件平台和应用领域，这让我这种正专注于Xilinx系列FPGA进行学习和项目开发的读者感到格外亲切。Xilinx作为FPGA领域的领导者，其产品线丰富，技术更新迭代迅速，而如何有效地利用其提供的各种IP核、开发工具（如Vivado）以及特定架构的特点，是每个FPGA工程师都必须掌握的技能。在我看来，一本好的FPGA书籍，不仅仅是介绍通用的数字逻辑设计原理，更应该结合具体的硬件平台，讲解如何在实际的Xilinx FPGA上实现这些设计。 我迫切想知道，书中是否会深入讲解Xilinx FPGA的架构特点，例如其LUT结构、DSP Slice、Block RAM等关键资源是如何工作的，以及这些资源在门级和行为级设计中扮演着怎样的角色。了解这些底层硬件特性，对于编写高效、可综合的代码至关重要。例如，对于一些乘法运算，了解DSP Slice的存在可以指导我们如何使用特定的行为级语句来触发DSP资源，从而获得比普通逻辑实现更优的性能。同样，对于存储单元的设计，理解Block RAM的组织方式，可以帮助我们设计出更符合硬件实际情况的内存控制器。 “从门级到行为级双重HDL描述”这一点，也让我对书中关于HDL语言的讲解产生了浓厚的兴趣。Xilinx生态系统主要支持Verilog和VHDL这两种HDL语言。我希望这本书能够在这两种语言的介绍上，不仅仅是语法层面的讲解，更会深入到如何用这两种语言来描述不同抽象层次的电路。例如，它是否会对比Verilog和VHDL在描述门级逻辑时的不同风格？或者，它是否会展示一些在行为级设计中，使用Verilog和VHDL编写相同功能的代码，并分析它们在综合后的差异？这种多角度的对比分析，对于理解不同HDL语言的特性以及选择最适合的语言工具非常有帮助。 “立体化教程”这个说法，也让我对书中可能的教学方式充满了期待。是否意味着书中会包含大量的实际操作指导？例如，如何利用Vivado进行项目创建、代码编写、仿真、综合、实现以及比特流生成？是否会提供一些实际的Xilinx FPGA开发板上的工程实例，让读者能够亲手实践，将书中的理论知识转化为实际可运行的硬件？我非常期待它能够提供一些“开箱即用”的示例工程，让初学者能够快速上手，体验FPGA设计的乐趣，并逐步掌握其复杂的开发流程。这种实践与理论相结合的方式，对我来说是学习FPGA的最佳途径。
评分初次翻开这本书，就被其厚重感和封面设计所吸引，那是一种沉甸甸的专业感扑面而来。书名中的“Xilinx FPGA数字设计”就已经精准地定位了目标读者，而“从门级到行为级双重HDL描述”更是让人眼前一亮。在我多年的FPGA学习和实践过程中，常常觉得在不同抽象层次之间的转换不够顺畅，尤其是在从高层次的行为级描述回溯到低层次的门级实现时，往往需要大量的经验积累和反复调试。这本书的标题明确地指出了它将填补这一空白，提供一种“双重HDL描述”的视角，这让我非常期待它能如何系统地阐述这两种描述方式之间的联系与区别，以及如何在实际设计中灵活运用。 “立体化教程”这个词语，更是为这本书增添了几分神秘感和吸引力。在我看来，“立体化”可能意味着它不仅仅是枯燥的理论讲解，而是能够从多个维度、多个角度来剖析FPGA数字设计的核心概念。也许它会结合大量的实际案例，通过图文并茂的方式，让读者仿佛身临其境地参与到设计过程中；又或许它会提供丰富的代码示例，引导读者一步步地构建出复杂的数字逻辑。更进一步的猜想是，它可能会探讨一些“隐藏”在代码之下的设计哲学和工程实践，例如如何进行高效的综合、布局布线，如何优化时序，如何处理功耗等。这些都是在初学阶段常常被忽略，但在实际项目中又至关重要的方面。这本书的出现，无疑为我提供了一个探索这些深层奥秘的绝佳机会，我迫切地想知道它究竟是如何实现这种“立体化”的学习体验的，是仅仅通过文字的堆砌，还是有更巧妙的编排方式，抑或是融入了某些互动式的学习元素。 在我接触过的许多FPGA教材中，很多都侧重于某一个特定的HDL语言（如Verilog或VHDL），或者只停留在某个设计层级，往往缺乏一个将不同层级和不同语言无缝衔接的系统性阐述。特别是对于门级描述，虽然其重要性不言而喻，但在如今高级综合工具日益强大的背景下，许多工程师可能对其理解不够深入，导致在遇到一些综合器难以处理的边界情况时显得束手无策。而行为级描述虽然灵活高效，但如果缺乏对底层硬件实现的理解，也可能导致设计效率低下甚至无法满足性能要求。这本书的“双重HDL描述”的定位，恰恰抓住了这个痛点，它承诺将两种截然不同的描述方式融合在一起，这让我对其内容充满了好奇。 我特别关注它将如何处理门级描述的细节。门级设计，顾名思义，就是直接对逻辑门（如AND, OR, NOT, XOR等）进行实例化来构建电路。这是一种非常底层的描述方式，它直接映射到FPGA的查找表（LUT）和触发器等硬件资源。理解门级设计的好处在于，能够帮助我们深入理解硬件的工作原理，优化逻辑结构，避免一些低效的实现。然而，手动编写门级代码是非常耗时且容易出错的，因此现代FPGA设计流程通常是基于行为级描述，然后通过综合工具将其转换为门级网表。这本书是否会深入讲解如何阅读和分析综合工具生成的门级网表？它是否会提供一些技巧，用于在高层次设计中就考虑门级实现的效率？或者，它是否会演示如何将一些关键的、对性能影响巨大的模块，采用半手动的方式进行门级优化？这些都是我非常感兴趣的问题，因为我总觉得，对门级设计的深刻理解，是成为一名真正优秀的FPGA工程师的必经之路。
评分当我看到“Xilinx FPGA数字设计”这几个字时，我的思绪立刻被拉回到我过去在Xilinx FPGA平台上进行设计和学习的经历。Xilinx作为FPGA领域的巨头，其技术一直在不断进步，而掌握其最新的设计理念和最佳实践，对于提升个人能力至关重要。我一直希望能够找到一本能够系统地介绍如何在Xilinx FPGA上进行高效数字设计的书籍，尤其是在我遇到一些设计瓶颈时，能够提供有价值的指导。因此，这本书的出现，无疑为我提供了一个绝佳的机会。 “从门级到行为级双重HDL描述”这个副标题，更是让我看到了这本书的核心价值。在实际的FPGA设计流程中，我们往往从高层次的行为级描述开始，但对底层门级实现的理解不足，常常会导致设计的效率低下。这本书如果能够清晰地阐述行为级代码如何映射到门级逻辑，并且指导我们如何在高层次上编写代码以获得更优的门级实现，那将极大地提升我的设计能力。我特别好奇它是否会提供一些关于如何分析综合报告，从而理解门级网表细节的指导，以及如何通过修改行为级代码来改善时序和功耗。 “立体化教程”这个概念，也让我对书中内容的呈现方式充满了期待。在我看来，“立体化”意味着它不仅仅是文字的堆砌，而是能够从多个维度、多个角度来剖析FPGA数字设计的精髓。是否意味着书中会包含大量的图示，清晰地展现逻辑结构和信号流向？是否会提供丰富的代码示例，覆盖从简单的逻辑门到复杂的IP核设计？更进一步，它是否会引导读者进行仿真和调试，从而理解设计中的各种问题，并学会如何有效地解决它们？我非常期待它能像一个经验丰富的导师一样，带领我一步步地深入理解FPGA设计的每一个环节。 我对书中关于HDL语言的讲解也充满了期待。Verilog和VHDL是FPGA设计中最常用的两种硬件描述语言。我希望这本书能够在这两种语言的介绍上，不仅仅是语法层面的讲解，更会深入到它们在不同抽象层次上的应用。例如，如何用Verilog或VHDL描述一个基本的逻辑门？如何用它们来构建一个复杂的状态机？如何用它们来实现一个数据通路？这本书是否会对比这两种语言在不同场景下的优劣，并提供一些最佳实践建议？这种深入的语言讲解，结合具体的硬件平台，将使我能够更自信地进行FPGA设计。
评分当我看到“行为级HDL描述”这几个字时，我的思绪立刻被拉回到了我初次接触Verilog/VHDL时的情景。那种能够用一种高级语言来描述硬件功能，然后通过工具自动将其映射到物理硬件的便捷性，确实让人感到兴奋。行为级描述的优势在于其抽象程度高，能够让工程师专注于算法和功能逻辑的实现，极大地提高了设计效率。然而，一个普遍存在的问题是，许多工程师在使用行为级描述时，往往只关注功能的正确性，而忽略了其对底层硬件资源的影响，导致最终综合出的门级网表效率低下，无法满足时序或功耗的要求。这本书如果能够在这方面提供深入的指导，那将是非常宝贵的。 我特别期待它能够详细阐述如何编写“可综合”的行为级代码。这其中涉及到很多具体的编程技巧和注意事项，例如如何避免使用不可综合的语句（如延迟语句 `(delay)`， `repeat` 循环的某些用法），如何正确地使用时序逻辑（如同步复位和异步复位的区别，时序电路的建模），以及如何有效地利用并行性来加速计算。更进一步，我希望这本书能够讲解行为级描述与底层硬件结构之间的映射关系。例如，一个 `if-else` 结构在综合后会变成什么？一个 `case` 语句又会如何实现？一个 `for` 循环能否被有效展开？这些问题如果能在书中得到清晰的解答，将极大地帮助我提升行为级设计的水平，写出更加高效、更加优化的代码。 另外，“双重HDL描述”的提法也让我联想到，这本书可能不仅仅是分别介绍门级和行为级，而是强调两者之间的“关联性”和“互补性”。这或许意味着它会引导读者在进行行为级设计时，就预先考虑好其可能的门级实现，从而写出更容易被综合器优化，并且最终性能表现更佳的代码。例如，在设计一个状态机时，如何选择合适的编码方式（如独热码、二进制编码）会直接影响到状态寄存器的数量和组合逻辑的复杂度。这本书是否会提供这方面的指导？是否会展示一些设计模式，能够同时满足行为级描述的清晰性和门级实现的效率？这些都是我非常期待在书中找到答案的。 此外，在学习过程中，我常常会遇到一些“玄学”式的描述，比如“这个代码综合后效率不高，但不知道为什么”。我希望这本书能够提供一种系统性的方法，让我们能够理解为什么某些行为级代码会导致低效的门级实现，并且提供相应的优化建议。这种“知其所以然”的学习过程，远比仅仅记住一些编码规则更为重要。这本书的出现，为我提供了一个绝佳的机会，去深入理解FPGA设计的精髓，并提高我的设计能力。
评分初次翻开这本书，就被其扎实的标题所吸引。“Xilinx FPGA数字设计”直接点明了其核心内容和应用场景，对于我这样一位长期活跃在Xilinx FPGA开发领域的用户来说，这无疑是一本“量身定制”的参考书。Xilinx在FPGA市场的地位毋庸置疑，其提供的各种开发工具和IP核，以及其硬件架构的独特性，都蕴含着丰富的技术细节。我一直在寻找一本能够将这些零散的知识点系统性地整合起来，并指导我如何在实际项目中有效利用Xilinx FPGA优势的书籍。 “从门级到行为级双重HDL描述”这个副标题，更是让我看到了这本书的深度和实用性。在我的设计经验中，常常会遇到这样的情况：行为级代码编写得非常流畅，但最终综合出的门级网表在性能、功耗或面积上却不尽如人意。这通常源于对行为级描述与门级实现之间映射关系的理解不够透彻。这本书的“双重HDL描述”的提法，预示着它将能够弥合这一鸿沟，详细阐述如何在高层次上编写“硬件友好”的行为级代码，以及如何阅读和分析综合工具生成的门级网表，从而指导优化。我迫切希望了解书中是否会提供一些指导原则，例如如何选择合适的并发结构，如何合理使用状态机编码，如何避免使用那些可能导致低效门级实现的HDL语句。 “立体化教程”这个概念，让我对书中呈现内容的丰富性和多样性充满了期待。在我看来，“立体化”意味着它不会仅仅是枯燥的文字理论，而是能够从多个维度、多个角度来剖析FPGA数字设计的精髓。是否意味着书中会包含大量的图示，清晰地展现逻辑结构和信号流向？是否会提供丰富的代码示例，覆盖从简单的逻辑门到复杂的IP核设计？更进一步，它是否会引导读者进行仿真和调试，从而理解设计中的各种问题，并学会如何有效地解决它们？我非常期待它能像一个经验丰富的导师一样，带领我一步步地深入理解FPGA设计的每一个环节。 我对书中关于HDL语言的讲解也充满了期待。Verilog和VHDL是FPGA设计中最常用的两种硬件描述语言。我希望这本书能够在这两种语言的介绍上，不仅仅是语法层面的讲解，更会深入到它们在不同抽象层次上的应用。例如，如何用Verilog或VHDL描述一个基本的逻辑门？如何用它们来构建一个复杂的状态机？如何用它们来实现一个数据通路？这本书是否会对比这两种语言在不同场景下的优劣，并提供一些最佳实践建议？这种深入的语言讲解，结合具体的硬件平台，将使我能够更自信地进行FPGA设计。
评分这本书名中的“Xilinx FPGA数字设计”这几个字，让我立刻联想到了我正在使用的Xilinx开发板，以及我过去在学习FPGA过程中所遇到的一些具体问题。Xilinx作为FPGA市场的巨头，其技术栈非常庞大，从硬件架构到开发软件，都充满了值得深入探索的内容。对于我这样一名正在努力提升FPGA设计能力的工程师来说，一本能够系统性地介绍如何在高层次上利用Xilinx FPGA的特性进行高效设计的书籍，是极其宝贵的。我非常期待这本书能够不仅仅是停留在泛泛的理论介绍，而是能够深入到Xilinx FPGA的具体硬件细节。 “从门级到行为级双重HDL描述”的提法，正是我所需要的。在实际的项目开发中，我们往往需要从高层次的行为级描述开始，然后通过综合工具将其转化为门级网表。然而，在很多情况下，仅仅依赖行为级描述而忽略底层门级实现的优化，会导致最终设计的性能不佳，功耗过高，或者无法满足时序约束。这本书如果能够清晰地阐述如何在高层次上编写“高效可综合”的行为级代码，并且指导我们如何理解和分析综合工具生成的门级网表，那将极大地提升我的设计能力。我特别好奇它是否会提供一些具体的案例，展示如何通过调整行为级代码的结构，来影响最终生成的门级逻辑，从而达到优化性能的目的。 “立体化教程”这个概念，让我对书的内容有了更多的想象空间。它是否意味着书中会采用多维度的讲解方式？例如，除了理论阐述，是否会包含大量的图示，清晰地展现逻辑结构和信号流向？是否会提供丰富的代码示例，覆盖从简单的逻辑门到复杂的IP核设计？更进一步，它是否会引导读者进行仿真和调试，从而理解设计中的各种问题，并学会如何有效地解决它们？我非常期待它能像一个经验丰富的导师一样，带领我一步步地深入理解FPGA设计的每一个环节。 我对书中关于HDL语言的部分也充满了期待。Verilog和VHDL是FPGA设计中最常用的两种硬件描述语言。我希望这本书能够在这两种语言的介绍上，不仅仅是语法层面的讲解，更会深入到它们在不同抽象层次上的应用。例如，如何用Verilog或VHDL描述一个基本的逻辑门？如何用它们来构建一个复杂的状态机？如何用它们来实现一个数据通路？这本书是否会对比这两种语言在不同场景下的优劣，并提供一些最佳实践建议？这种深入的语言讲解，结合具体的硬件平台，将使我能够更自信地进行FPGA设计。
评分这本书的标题，尤其是“Xilinx FPGA数字设计”这几个字，瞬间就吸引了我的注意力。作为一名长期在FPGA领域深耕的工程师，我深知Xilinx在FPGA技术方面的重要地位和领先地位。其丰富的产品线和强大的EDA工具链，为我们提供了广阔的设计空间。然而，要真正驾驭Xilinx FPGA，并发挥其极致性能，离不开一本系统、深入、实用的设计教程。我非常期待这本书能够深入剖析Xilinx FPGA的内部架构，例如其LUT结构、DSP Slice、Block RAM等关键资源的特点，以及如何有效地利用这些资源来优化设计。 “从门级到行为级双重HDL描述”这个副标题，更是让我看到了这本书的独特价值。在我的设计实践中，常常会遇到行为级代码虽然功能正确，但综合后的门级网表性能不佳的情况。这很大程度上是因为对门级实现的理解不够深入，导致在高层次设计时没有充分考虑到硬件的实际限制。这本书的“双重HDL描述”的提法，正是抓住了这一核心痛点，它预示着将能够帮助我们理解行为级描述是如何映射到门级实现的，并且指导我们如何反向利用对门级实现的理解来优化行为级设计。我尤其希望书中能提供一些具体的案例，展示如何通过调整行为级代码的结构，来影响最终生成的门级逻辑，从而达到优化性能的目的。 “立体化教程”这个概念，也让我对书中可能的教学方式充满了期待。在我看来，“立体化”意味着它不会仅仅是文字的堆砌，而是能够从多个维度、多个角度来剖析FPGA数字设计的精髓。是否意味着书中会包含大量的图示，清晰地展现逻辑结构和信号流向？是否会提供丰富的代码示例，覆盖从简单的逻辑门到复杂的IP核设计？更进一步，它是否会引导读者进行仿真和调试，从而理解设计中的各种问题，并学会如何有效地解决它们？我非常期待它能像一个经验丰富的导师一样，带领我一步步地深入理解FPGA设计的每一个环节。 我对书中关于HDL语言的讲解也充满了期待。Verilog和VHDL是FPGA设计中最常用的两种硬件描述语言。我希望这本书能够在这两种语言的介绍上，不仅仅是语法层面的讲解，更会深入到它们在不同抽象层次上的应用。例如，如何用Verilog或VHDL描述一个基本的逻辑门？如何用它们来构建一个复杂的状态机？如何用它们来实现一个数据通路？这本书是否会对比这两种语言在不同场景下的优劣，并提供一些最佳实践建议？这种深入的语言讲解，结合具体的硬件平台，将使我能够更自信地进行FPGA设计。
评分当我第一次看到这本书的标题时，“Xilinx FPGA数字设计”这几个字就牢牢抓住了我的目光。作为一个长期以来一直专注于Xilinx FPGA系列进行学习和开发的工程师，我深知这个领域的技术深度和广度。Xilinx的产品线非常丰富，从入门级的Artix系列到高性能的Virtex系列，再到自适应计算加速平台ACAP，其技术发展日新月异。因此，拥有一本能够全面、系统地介绍如何在Xilinx FPGA上进行数字设计的书籍，对于我来说，就像是找到了一个通往更高设计水平的“秘籍”。 “从门级到行为级双重HDL描述”这个副标题，更是让我眼前一亮，并引发了我对书中内容的无限遐想。在实际的FPGA设计流程中，我们常常需要从高层次的行为级描述出发，然后利用综合工具将其转化为底层的门级网表。然而，很多时候，设计师往往只关注行为级代码的功能实现，而忽视了其对底层硬件资源的潜在影响，这导致了综合后产生的门级逻辑效率低下，无法满足时序、功耗等关键性能指标。这本书如果能够清晰地阐述如何在高层次上编写“可综合”的行为级代码，并且指导我们如何理解和分析综合工具生成的门级网表，那将极大地提升我的设计能力。我尤其希望它能够提供一些具体的案例，展示如何通过调整行为级代码的结构，来影响最终生成的门级逻辑，从而达到优化性能的目的。 “立体化教程”这个概念，则让我对书中可能的教学方式充满了期待。在我看来，“立体化”意味着它不会仅仅是枯燥的文字堆砌，而是能够从多个维度、多个角度来剖析FPGA数字设计的精髓。是否意味着书中会包含大量的图示，清晰地展现逻辑结构和信号流向？是否会提供丰富的代码示例，覆盖从简单的逻辑门到复杂的IP核设计？更进一步，它是否会引导读者进行仿真和调试，从而理解设计中的各种问题，并学会如何有效地解决它们？我非常期待它能像一个经验丰富的导师一样，带领我一步步地深入理解FPGA设计的每一个环节。 我特别关注书中对HDL语言的讲解。Verilog和VHDL是FPGA设计中最常用的两种硬件描述语言。我希望这本书能够在这两种语言的介绍上，不仅仅是语法层面的讲解，更会深入到它们在不同抽象层次上的应用。例如，如何用Verilog或VHDL描述一个基本的逻辑门？如何用它们来构建一个复杂的状态机？如何用它们来实现一个数据通路？这本书是否会对比这两种语言在不同场景下的优劣，并提供一些最佳实践建议？这种深入的语言讲解，结合具体的硬件平台，将使我能够更自信地进行FPGA设计。
评分初次瞥见这本书名，便被其中“Xilinx FPGA数字设计”这几个字所吸引，立刻勾起了我过去在Xilinx FPGA平台上进行设计时的一些回忆和挑战。Xilinx作为FPGA领域的领导者，其产品线覆盖了从入门级到高端应用的广泛需求，而掌握如何在Xilinx FPGA上高效地进行数字设计，无疑是每个FPGA工程师的必备技能。尤其是我在实际项目中，经常会遇到需要深入理解硬件架构才能解决的设计难题，因此，一本能够结合Xilinx FPGA具体特性的设计教程，对我来说价值非凡。 “从门级到行为级双重HDL描述”这个副标题，更是让我看到了这本书的核心价值所在。在我的经验中，许多FPGA入门教程往往只侧重于行为级描述，而对门级设计的讲解相对较少，导致很多工程师在遇到性能瓶颈时，难以有效地进行优化。反之，一些专注于门级设计的书籍，又可能脱离了现代EDA工具链的实际应用。这本书的“双重HDL描述”的提法，预示着它能够将这两种看似独立的设计层面有机地结合起来，提供一种更加全面和深入的视角。我迫切希望了解它将如何清晰地阐述行为级描述与门级实现之间的映射关系，以及如何通过对门级实现的理解来指导行为级代码的编写，从而实现性能和效率的最大化。 “立体化教程”这个概念，则让我对书中可能的教学方式充满了期待。在我看来，“立体化”意味着它不仅仅是文字的堆砌，而是能够从多个维度、多个角度来剖析FPGA数字设计的精髓。是否意味着书中会包含大量的图示，清晰地展现逻辑结构和信号流向？是否会提供丰富的代码示例，覆盖从简单的逻辑门到复杂的IP核设计？更进一步，它是否会引导读者进行仿真和调试，从而理解设计中的各种问题，并学会如何有效地解决它们？我非常期待它能像一个经验丰富的导师一样，带领我一步步地深入理解FPGA设计的每一个环节。 我对书中关于HDL语言的讲解也充满了期待。Verilog和VHDL是FPGA设计中最常用的两种硬件描述语言。我希望这本书能够在这两种语言的介绍上，不仅仅是语法层面的讲解，更会深入到它们在不同抽象层次上的应用。例如，如何用Verilog或VHDL描述一个基本的逻辑门？如何用它们来构建一个复杂的状态机？如何用它们来实现一个数据通路？这本书是否会对比这两种语言在不同场景下的优劣，并提供一些最佳实践建议？这种深入的语言讲解，结合具体的硬件平台，将使我能够更自信地进行FPGA设计。
评分当我看到“Xilinx FPGA数字设计”这几个字时，我的眼前立刻浮现出我曾经使用的Xilinx开发板，以及我曾花费大量时间在Vivado中进行设计的场景。Xilinx作为FPGA行业的领头羊，其技术更新速度和产品多样性令人瞩目。因此，一本能够系统地指导我们如何在Xilinx FPGA上进行高效数字设计的书籍，对于我这样的从业者来说，具有极高的参考价值。我非常期待书中能够深入讲解Xilinx FPGA的内部结构，比如其查找表（LUT）的配置、DSP Slice的功能，以及Block RAM的组织方式，并探讨如何根据这些硬件特性来优化设计。 “从门级到行为级双重HDL描述”这个副标题，更是精准地击中了我在实际设计中遇到的一个痛点。很多时候，我们能够熟练地编写行为级代码，实现所需的功能，但当涉及到性能优化时，却往往会遇到瓶颈，原因就在于对底层门级实现的理解不足。这本书如果能够清晰地阐述行为级描述如何被综合成门级逻辑，以及如何在高层次上编写代码以获得更优的门级实现，那么将极大地提升我的设计水平。我特别好奇它是否会提供一些关于如何分析综合报告，从而理解门级网表细节的指导，以及如何通过修改行为级代码来改善时序和功耗。 “立体化教程”这个概念，也让我对书中内容的呈现方式充满了期待。在我看来，“立体化”意味着它不仅仅是枯燥的理论讲解，而是能够从多个维度、多个角度来剖析FPGA数字设计的精髓。是否意味着书中会包含大量的图示，清晰地展现逻辑结构和信号流向？是否会提供丰富的代码示例，覆盖从简单的逻辑门到复杂的IP核设计？更进一步，它是否会引导读者进行仿真和调试，从而理解设计中的各种问题，并学会如何有效地解决它们？我非常期待它能像一个经验丰富的导师一样，带领我一步步地深入理解FPGA设计的每一个环节。 我对书中关于HDL语言的讲解也充满了期待。Verilog和VHDL是FPGA设计中最常用的两种硬件描述语言。我希望这本书能够在这两种语言的介绍上，不仅仅是语法层面的讲解，更会深入到它们在不同抽象层次上的应用。例如，如何用Verilog或VHDL描述一个基本的逻辑门？如何用它们来构建一个复杂的状态机？如何用它们来实现一个数据通路？这本书是否会对比这两种语言在不同场景下的优劣，并提供一些最佳实践建议？这种深入的语言讲解，结合具体的硬件平台，将使我能够更自信地进行FPGA设计。
评分实用，够用。
评分make命令开始时，会把找寻include所指出的其它Makefile，并把其内容安置在当前的
评分这本书跟其他书没有什么不一样，很累赘。
评分还没看，等过完端午节再看
评分书包装很不错，内容很丰富，快递给力，已经在开始慢慢学习中。
评分书不错。讲得很多基础东西。适合入门。
评分书编得太乱了，没有一条思路，看着真累，还是推荐夏宇闻老师的书
评分做一个类似于include的动作。这个变量中的值是其它的Makefile，用空格分隔。只是，
评分-include <filename>
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