| 書[0名0]: | ESD揭秘:靜電防護原理和典型應用|3770243 |
| 圖書定價: | 59元 |
| 圖書作者: | (美)Steven H. Voldman |
| 齣版社: | [1機1] 械工業齣版社 |
| 齣版日期: | 2014/6/1 0:00:00 |
| ISBN號: | 9787111463658 |
| 開本: | 16開 |
| 頁數: | 159 |
| 版次: | 1-1 |
| 作者簡介 |
| Steven H. Voldman博士是靜電放電(ESD)[0領0]域[0首0]位IEEE[0會0]士,其主要貢獻在於CMOS、絕緣體上矽和矽鍺技術的靜電放電防護。他於1979年獲得巴[0法0]羅[0大0][0學0]工程[0學0][0學0]士[0學0]位;1981年獲得麻省理工[0學0]院電氣工程碩士[0學0]位;在IBM固定員工研究[0學0]者進修計劃的資助下,先後於1986年和1991年獲得佛濛特[0大0][0學0]工程物理[0學0]碩士[0學0]位和電氣工程博士[0學0]位。 在IBM開發部門工作的25年間,Voldman一直緻力於半導體器件物理、器件設計和可靠性研究(如軟錯誤率(SER)、熱電子、漏電 [1機1] 理、閂鎖和靜電放電等)。他進行閂鎖及其抑製技術研究的時間更是長達27年。研究涉及[0[0雙0]0][0極0]SRAM、CMOS DRAM、CMOS邏輯電路、絕緣體上矽(SOI)、BiCMOS、鍺矽(SiGe)、射頻CMOS、射頻SOI、智能電源和圖像處理等。2008年,進入Qimonda DRAM研發團隊,從事70nm、58nm和48nm CMOS技術研究。同年,創辦瞭自己的公司,並作為颱積電(TSMC)45nm靜電放電與閂鎖開發團隊的一員在[親斤]竹總部工作。2009~2011年,他擔任Intersil公司靜電放電與閂鎖研發的資深高級工程師。自2011年起,他開始在自己的公司進行專職工作,提供谘詢顧問、教[0學0]和專利訴訟專傢證人的服務。 1995~2000年間,Voldman博士擔任美[0國0]半導體行業技術聯盟(SEMATECH)ESD工作組主席,[0領0]導該組建立ESD技術基準,成立傳輸綫脈衝(TLP)標準開發小組,製定長期發展規劃,與JEDEC-ESD協[0會0]協調人體模型(HBM)標準。2000~2010年,他擔任ESD協[0會0]TLP和[0超0]快TLP(VF-TLP)工作組主席,起草TLP和VF-TLP的[0第0]一份規程及標準。Voldman還是ESD協[0會0]董事[0會0]和教育委員[0會0]成員。他發起並開展瞭“ESD在校園”活動,該活動旨在將ESD課程帶入全球各[0大0]校園,並與[0學0]校教職員工和[0學0]生開展互動。如今,該活動已在美[0國0]、[親斤]加坡、中[0國0]颱灣、馬來西亞、菲律賓、泰[0國0]、印度和中[0國0]等[0國0]傢或地區40多所[0大0][0學0]校園內開展。 Voldman博士在美[0國0]、中[0國0]、[親斤]加坡、馬來西亞、中[0國0]颱灣、斯裏蘭卡和以色列等[0國0]傢或地區多次舉辦瞭有關ESD、閂鎖等方麵的短期課程或專題報告。他還獲得瞭240多個有關ESD和CMOS閂鎖效應的美[0國0]授[0[0權0]0]專利,亦是該[0領0]域專利訴訟案中的專傢證人。 Voldman博士也是《科[0學0]美[0國0]人》雜誌的撰稿人,並編寫瞭[0首0]套ESD與閂鎖係列叢書,包括《ESD物理與器件》、《ESD電路與器件》、《ESD射頻技術與電路》、《閂鎖效應》、《ESD失效 [1機1] 理與模型》和《ESD設計與綜閤》。同時,他也是《鍺矽——技術、建模及設計》和《納米電子[0學0]——納米綫、分子電子[0學0]與納米器件》等書籍的撰稿人。目前,《ESD電路與器件》和《ESD射頻技術與電路》中譯本已齣版發行。來萍,畢業於南京電子器件研究所,是工業和信息化部電子[0第0]五研究所研究員,電子[0學0][0會0][0會0]員,IEEE[0會0]員,廣東省信息技術標準化技術委員[0會0]委員。承擔過十幾項電子元件可靠性科研項目,在電子産[0品0]可靠性[0領0]域擁有豐富的經驗。主要技術研究方嚮包括電子元器件失效分析、微波器件可靠技術及應用、集成電路靜電放電檢測與[0評0]價、電子産[0品0]製造過程中的靜電防護技術等。 |
| 內容簡介 |
| 《ESD揭秘:靜電防護原理和典型應用》是Steven H.Voldman博士在半導體器件靜電放電(ESD)[0領0]域20多年研究和工作經驗的結晶,對ESD的基本原理、現實中的ESD環境、半導體器件製造、處理和組裝過程的ESD現象、半導體器件片上和片外保護技術,以及對未來納米結構中的ESD問題展望等,進行瞭係統而全麵的闡述,是幫助瞭解半導體器件ESD及其所有相關問題的一本非常好的基礎性書籍。 《ESD揭秘:靜電防護原理和典型應用》在介紹[0當0]今所麵臨的半導體芯片製造問題、ESD半導體芯片設計和係統問題,以及描述未來納米技術的ESD現象方麵是的。 《ESD揭秘:靜電防護原理和典型應用》是作者在ESD保護方麵係列書籍的補充。對剛進入這個[0領0]域的人員來說,本書是一個重要的參考,也可以幫助瞭解進入納米電子時代後現代技術所麵臨的問題。 《ESD揭秘:靜電防護原理和典型應用》主要內容 深入闡釋靜電和摩擦起電的基礎,以及與[0當0]今微納電子技術製造環境的關係; 防止ESD失效的半導體製造操作及監測工藝; ESD、EOS、EMI、EMC及閂鎖效應的半導體器件級及係統級測試,以確定産[0品0]對人體模型(HBM)、傳輸綫模型(TLP)、放電器件模型(CDM)、人體金屬模型(HMM)、電路放電事件(CDE)到係統級IEC61000-4-2測試的抵抗力; 服務器、筆記本電腦、磁盤驅動器、手 [1機1] 、數碼相 [1機1] 、手持設備、汽車和空間應用的係統級問題; [親斤]技術的ESD設計案例,包括CMOS、BiCMOS、SOl、[0[0雙0]0][0極0]工藝、高壓CMOS(HVCMOS)、RF CMOS、智能電源、磁記錄技術、微電 [1機1] 械(MEM)和納米結構。 |
| 目錄 |
《ESD揭秘:靜電防護原理和典型應用》 譯者序 前言 緻謝 作者簡介 [0第0]1章 靜電[0學0]基本原理 1 1.1 引言 1 1.2 靜電[0學0] 1 1.2.1 泰勒斯和靜電引力 1 1.2.2 靜電[0學0]和摩擦生電序列 2 1.2.3 摩擦生電序列和吉爾伯特 3 1.2.4 摩擦生電序列和格雷 4 1.2.5 摩擦生電序列和達菲 4 1.2.6 摩擦生電序列和富蘭剋林 4 1.2.7 靜電[0學0]——西莫和人體模型 4 1.2.8 靜電[0學0]——庫侖和卡文迪許 5 1.2.9 靜電[0學0]——[0法0]拉[0第0]和冰桶實驗 5 1.2.10 靜電[0學0]——[0法0]拉[0第0]和麥剋斯韋 5 1.2.11 靜電[0學0]——帕邢 5 1.2.12 靜電[0學0]——斯托尼與“電子” 5 1.3 摩擦生電——它是怎麼發生的 6 1.4 導體、半導體和絕緣體 7 1.5 靜電耗散材料 7 1.6 靜電放電和材料 7 1.7 充電和庫侖定律 8 1.7.1 摩擦生電 8 1.7.2 感應生電 8 1.7.3 傳導生電 9 1.8 電磁[0學0]和電動力[0學0] 9 1.9 電擊穿 9 1.9.1 靜電放電與擊穿 9 1.9.2 擊穿與帕邢定律 10 1.9.3 擊穿和湯森德 10 1.9.4 擊穿與托普勒定律 11 1.9.5 雪崩擊穿 11 1.10 電準靜態和磁準靜態 12 1.11 電動力[0學0]與麥剋斯韋方程 13 1.12 靜電放電 13 1.13 電磁兼容 13 1.14 電磁乾擾 13 1.15 本章小結 14 參考文獻 14 [0第0]2章 生産和靜電的基本原理 18 2.1 材料、工具、人為因素和靜電放電 19 2.2 製造環境和工具 19 2.3 生産設備和ESD生産問題 19 2.4 生産材料 20 2.5 測量和測試設備 20 2.6 接地及連接係統 22 2.7 工作颱麵 22 2.8 防靜電腕帶 22 2.9 在綫監測儀 23 2.10 鞋類 23 2.11 地闆 23 2.12 人員服裝接地 23 2.13 空氣離子化 24 2.14 座椅 25 2.15 推車 25 2.16 包裝和運輸 25 2.16.1 運輸包裝管 25 2.16.2 托盤 26 2.17 ESD識彆 26 2.18 ESD程序管理——12步構建ESD戰略 26 2.19 ESD程序審核 27 2.20 防靜電片上保護 27 2.21 本章小結 28 參考文獻 28 [0第0]3章 ESD、EOS、EMI、EMC和閂鎖效應 32 3.1 ESD、EOS、EMI、EMC和閂鎖效應 32 3.1.1 ESD 32 3.1.2 過電應力 33 3.1.3 電磁乾擾 33 3.1.4 電磁兼容 33 3.1.5 閂鎖效應 33 3.2 ESD模型 33 3.2.1 人體模型 34 3.2.2 [1機1] 器模型 35 3.2.3 盒式模型 36 3.2.4 充電器件模型 36 3.2.5 傳輸綫脈衝 37 3.2.6 [0超0]快傳輸綫脈衝 39 3.3 過電應力 39 3.3.1 EOS來源——雷擊 40 3.3.2 EOS來源——電磁脈衝 40 3.3.3 EOS來源—— [1機1] 械裝置 41 3.3.4 EOS來源——配電裝置 41 3.3.5 EOS來源——開關、繼電器和綫圈 41 3.3.6 EOS設計流程和産[0品0]定義 41 3.3.7 EOS來源——設計問題 42 3.3.8 EOS失效 [1機1] 理 43 3.4 電磁乾擾 45 3.5 電磁兼容 45 3.6 閂鎖 45 3.7 本章小結 46 參考文獻 47 [0第0]4章 係統級ESD 52 4.1 係統級測試 52 4.1.1 係統級測試目標 52 4.1.2 係統級與元器件級測試失效判據的區彆 53 4.2 係統與芯片何時相互影響 54 4.3 ESD和係統級失效 54 4.3.1 ESD電流和係統級失效 55 4.3.2 ESD感應電場/感應磁場和係統級失效 55 4.4 電子係統 56 4.4.1 卡和闆 56 4.4.2 係統 [1機1] 架和屏蔽 56 4.5 [0當0]前的係統級問題 57 4.5.1 便攜係統 57 4.5.2 移動電話 57 4.5.3 服務器和電纜 58 4.5.4 筆記本電腦和電纜 59 4.5.5 磁盤驅動器 59 4.5.6 數碼相 [1機1] 60 4.6 汽車、ESD、EOS和EMI 61 4.6.1 汽車和ESD——點火係統 61 4.6.2 汽車和EMI——電子腳踏裝置 61 4.6.3 汽車和油箱起火 61 4.6.4 混閤動力汽車和電動汽車 62 4.6.5 未來的汽車 62 4.7 航空航天應用 63 4.7.1 飛 [1機1] 、局部放電和閃電 63 4.7.2 衛星、飛船充電和單粒子翻轉 63 4.7.3 太空登陸任務 64 4.8 ESD和係統級測試模型 65 4.9 IEC 61000-4-2 65 4.10 人體金屬模型 66 4.11 帶電闆模型 68 4.12 電纜放電事件 69 4.12.1 電纜放電事件和範圍 70 4.12.2 電纜放電事件——電纜測量設備 71 4.12.3 電纜構形——測試放置 72 4.12.4 電纜構形——移動電纜 72 4.12.5 電纜構形——手持電纜 72 4.12.6 電纜放電事件——峰值電流和充電電壓的關係 72 4.12.7 電纜放電事件——電流幅度和充電電壓的關係 72 4.13 本章小結 72 參考文獻 73 [0第0]5章 元器件級問題——問題與解決方[0法0] 76 5.1 ESD芯片保護——問題與解決方[0法0] 76 5.2 ESD芯片級設計方案——設計綜閤的基本要素 76 5.2.1 ESD電路 79 5.2.2 ESD信號引腳保護網絡 79 5.2.3 ESD電源鉗位保護網絡 80 5.2.4 ESD電源域——域電路 81 5.2.5 ESD內部信號綫域——域保護電路 81 5.3 ESD芯片平麵設計——設計布局和綜閤基礎 82 5.3.1 ESD信號引腳HBM電路的布置 83 5.3.2 ESD信號引腳CDM電路布置 83 5.3.3 ESD電源鉗位電路的放置 84 5.3.4 ESD VSS-VSS電路布置 85 5.4 ESD模擬電路設計 86 5.4.1 ESD模擬電路對稱和共質心設計 86 5.4.2 模擬信號引腳到電源綫的ESD網絡 87 5.4.3 共質心模擬信號引腳到電源綫的ESD網絡 87 5.4.4 共質心模擬電路和ESD網絡的協同綜閤 88 5.4.5 信號引腳到信號引腳的差分對ESD網絡 89 5.4.6 共質心信號引腳差分ESD保護 89 5.5 射頻ESD設計 91 5.5.1 射頻ESD設計原則 91 5.5.2 ESD射頻電路——信號引腳ESD網絡 96 5.5.3 ESD射頻電路——ESD電源鉗位 97 5.5.4 ESD射頻電路——ESD射頻VSS-VSS網絡 99 5.6 本章小結 100 參考文獻 100 [0第0]6章 係統中的ESD問題及解決方案 101 6.1 ESD係統解決方案——從[0大0]到小 101 6.2 航空航天解決方案 101 6.3 油輪解決方案 101 6.4 汽車解決方案 102 6.5 計算 [1機1] 和服務器 102 6.6 主闆和闆卡 103 6.6.1 係統闆卡插入的觸點 103 6.6.2 係統級的電路闆設計——接地設計 103 6.7 係統級“闆上”ESD防護 104 6.7.1 火花隙 105 6.7.2 場發射器件 107 6.8 係統級瞬態解決方案 110 6.8.1 瞬態電壓抑製器件 111 6.8.2 聚閤物電壓抑製器件 112 6.9 封裝級 [1機1] 械ESD解決方案—— [1機1] 械撬棒 113 6.10 硬盤ESD解決方案 114 6.10.1 內嵌“ESD短路” 114 6.10.2 電樞– [1機1] 械“短路”——?一種內建的電氣“撬棒” 114 6.11 半導體芯片級解決方案——版圖布局、版圖及結構 115 6.11.1 混閤信號模擬和數字的版圖布局 116 6.11.2 BCD版圖布局 116 6.11.3 片上係統設計的版圖布局 117 6.12 半導體芯片解決方案——電源柵格設計 118 6.12.1 HMM和IEC規範的電源柵格及互連設計上的考慮 118 6.12.2 ESD電源鉗位設計綜閤——響應IEC 61000-4-2的ESD電源鉗位網絡 119 6.13 ESD和EMC——[0當0]芯片影響瞭係統 120 6.14 係統級和器件級ESD測試與係統級響應 120 6.14.1 ESD測試中的時域反射和阻抗方[0法0][0學0] 120 6.14.2 時域反射ESD測試係統[0評0]估 121 6.14.3 ESD退化係統級方[0法0]——眼圖測試 125 6.15 EMC和ESD掃描 127 6.16 本章小結 129 參考文獻 130 [0第0]7章 靜電放電的未來 133 7.1 ESD未來如何 133 7.2 工廠與製造 133 7.3 光刻掩膜與十字綫 134 7.3.1 光刻掩膜中的ESD問題 134 7.3.2 光刻掩膜的雪崩擊穿 135 7.3.3 光刻掩膜的電模型 136 7.3.4 光刻掩膜中的失效缺陷 137 7.4 磁記錄技術 138 7.5 微 [1機1] 電器件 140 7.6 微馬達 142 7.7 微 [1機1] 電射頻開關 143 7.8 微 [1機1] 電反射鏡 145 7.9 晶體管 146 7.9.1 晶體管—體矽和SOI技術 146 7.9.2 晶體管和FinFET 147 7.9.3 FinFET中的ESD問題 148 7.10 矽納米綫 149 7.11 碳納米管 149 7.12 未來的係統和係統設計 150 7.13 本章小結 150 參考文獻 151 術語錶 155 ESD標準 157 |
我關注這本書已經有一段時間瞭,主要是因為我對提升個人在電子設計領域的專業技能有強烈需求。這本書的書名本身就非常直白地指齣瞭其核心價值——深入揭示ESD的防護原理。在電子行業,靜電損傷是導緻良率下降和産品失效的常見元凶之一,因此掌握紮實的ESD知識是工程師的必備技能。我特彆好奇作者是如何將復雜的電磁場理論和實際的防護材料特性結閤起來進行講解的。這本書的深度應該能滿足那些已經有一定經驗,希望達到專傢級彆理解的專業人士的需求。我希望讀完之後,不僅能知道“怎麼做”,更能理解“為什麼這樣做”背後的物理學原理。
評分我最近在尋找關於電子産品可靠性設計方麵的深入資料,偶然發現瞭這本書。雖然我對ESD(靜電放電)的認識還停留在基礎層麵,但這本書的目錄結構和前言部分給我的感覺是極具係統性和前瞻性的。它似乎不隻是簡單羅列技術規範,而是試圖構建一個完整的理論框架,從物理機製到實際防護方案都有涵蓋。我尤其關注瞭其中提到的“典型應用”部分,希望能從中學習到一些行業內的最佳實踐案例。這本書的深度看起來非常適閤需要將理論知識應用於實際工程問題的工程師和技術人員。我期待它能在幫助我優化産品設計流程方麵提供實質性的幫助,而不是停留在空泛的理論講解上。
評分這本書的裝幀設計非常引人注目,封麵采用瞭啞光材質,觸感細膩,拿在手裏感覺很紮實。尤其是那個標題“包郵 ESD揭秘”,用瞭一種很有設計感的字體,讓人一眼就能感受到內容的專業性。內頁的紙張質量也相當不錯,字跡清晰,印刷油墨濃淡適中,長時間閱讀也不會感到眼睛疲勞。我特彆欣賞作者在排版上的用心,章節之間的留白處理得很到位,使得整體閱讀體驗非常舒適。雖然我還沒來得及深入閱讀,但僅從書籍的物理質感和視覺呈現來看,這絕對是一本值得收藏的專業技術書籍。感覺作者團隊對細節的把控非常到位,這種對實體書品質的重視,在現在的技術書籍中已經越來越少見瞭。
評分對於初學者來說,一本好的入門或進階參考書至關重要。我翻閱瞭這本書的章節結構,感覺它對知識點的循序漸進安排得非常科學。它沒有一開始就拋齣復雜的公式和晦澀的理論,而是似乎從基礎概念開始,逐步引導讀者進入更深層次的理解。這種教學的節奏感,對於理工科背景的讀者來說,可以大大降低學習麯綫的陡峭程度。我希望這本書能清晰地闡述ESD的防護標準是如何製定的,以及不同行業(比如醫療設備或汽車電子)對ESD的要求有何差異。如果能提供清晰的圖錶和流程圖來輔助說明,那就更完美瞭。
評分這本書的定價對於一本專業技術書籍來說,可以說是相當公道瞭。考慮到其內容深度和作者在行業內的積纍,這個價格入手絕對是物超所值。我通常會比較不同渠道的價格,這次發現包郵確實省瞭不少額外開支,這對於經常需要采購專業書籍的讀者來說是個不小的福利。而且,我非常看重內容的權威性,從這本書的齣版社和作者的背景來看,其專業度是毋庸置疑的。我已經迫不及待地想深入研讀其中的章節,相信它能為我未來的工作提供堅實的理論支撐。這種知識投資,從長遠來看絕對是值得的。
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